如何對xilinx FPGA進行bit文件加密
AES即高級加密標準，是一種區塊加密，當然也是對稱加密。區塊固定為128bit，秘鑰為128，192....
詳細解釋一下傅里葉級數的數學推導過程
傅里葉級數在數論、組合數學、信號處理、概率論、統計學、密碼學、聲學、光學等領域都有著廣泛的應用，這不....
解讀香農定理、奈奎斯特定理、編碼與調制
假設帶寬為W赫茲信道中傳輸的信號是二進制信號（即信道中只有兩種物理信號），那么該信號所能承載的最大數....
FPGA-現場可編程門陣列
FPGA芯片說明書中，包含了可編程邏輯模塊的數量、固定功能邏輯模塊（如乘法器）的數目及存儲器資源（如....
談一談RapidIO串行物理層包的傳輸過程
通道的概念用于描述串行RapidIO端點的寬度。通道定義為每個方向上的單向差分對。目前串行Rapid....
介紹一種基于數據包交換的互連體系結構RapidIO
RapidIO是由Motorola和Mercury等公司率先倡導的一種高性能、 低引腳數、 基于數據....
走進Linux內存系統探尋內存管理的機制和奧秘
Linux 內存是后臺開發人員，需要深入了解的計算機資源。合理的使用內存，有助于提升機器的性能和穩定....
從賽靈思FPGA設計流程看懂FPGA設計
綜合優化（Synthesize）是將硬件語言或原理圖等設計輸入翻譯成由與，或，非門、RAM、觸發器等....
詳解FPGA的四大設計要點
SERDES:高速串行接口。將來PCI-E、XAUI、HT、S-ATA等高速串行接口會越來越多。有了....
RS觸發器基本知識：同步RS觸發器/主從觸發器/JK觸發器
在數字電路中，為協調各部分動作一致，常要求某些觸發器于同一時刻工作，所以要引入同步信號。
什么是良好的Verilog代碼風格？
1. 前言 之前在公司負責制定代碼規范，費了九牛二虎之力，終于整理出來一份文檔。由于保密規定的緣故，....
帶有同步器的NoC結構是解決FPGA高速時序收斂的關鍵原因嗎？
隨著物聯網、機器人、無人機、可穿戴/植入設備等低功耗便攜式設備越來越普及，超低功耗SoC芯片技術也面....
RapidIO核的仿真以及包時序的分析
它由一個仿真頂層的testbench和兩個SRIO核頂層組成。其中頂層的testbench文件sri....
無線通信中的IQ調制，BPSK調制，QPSK調制，16QAM調制的理解
前面我們講了IQ調制和解調的原理，下來我們看一下如何應用IQ調制來實現MPSK調制（QPSK、8PS....
DisplayPort-DP接口知識
DP設有專用總線，即AUX Channel，用于source和sink之間的握手。因為source是....
一個工程師打算在命令行里編譯Xilinx SDK工程
在BSP工程目錄下，有文件makefile，執行make命令，也可以編譯。在BSP工程目錄下，有很多....
雷達信號處理：FPGA還是GPU?
FPGA和CPU一直是雷達信號處理不可分割的組成部分。傳統上FPGA用于前端處理，CPU用于后端處理....
混合編程中的模塊命名與管理
最近在項目中以SpinalHDL為主體做系統集成，其中遇到了不少模塊命名與管理的坑，借此機會，再來聊....
基于邏輯門的構成解釋如何完成任意邏輯的管級電路設計
明白上述原因后，就可以理解輸出的高電平由上管決定，低電平由下管決定。為了保證在某一時刻，輸出只能為高....
跨時鐘域處理的亞穩態與同步器
我們都知道數字電路中有兩個最重要的概念，建立時間和保持時間。通過滿足建立時間和保持時間，我們可以確保....
Verilog HDL描述的組合邏輯環在FPGA實現時到底有什么問題？
組合反饋環的時序分析是無窮循環的時序計算，綜合、實現等EDA 工具迫不得已一般必須主動割斷其時序路徑....
FPGA數字信號處理之verilog實現混頻器
常見的數字混頻器結構如下，由移頻模塊和求和模塊組成。比如信號A、B是輸入的兩個單音信號，B是上一節講....
FIR、IIR濾波器的FPGA實現和仿真研究分析
通常根據所加的窗函數的不同，在頻域所得的低通濾波器的阻帶衰減也不同。常用的窗函數有矩形窗、三角窗、漢....
FIR及IIR濾波器的FPGA實現
所以實際上我們得到的是h(t)抽樣后的S平面與Z平面的映射，當Ω以2π/T整數倍改變時，會映射到Z平....
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