很多人詢問關(guān)于約束、時序分析的問題，比如：如何設置setup，hold時間?如何使用全局時鐘和第二全....

組合邏輯：任何時刻電路的穩(wěn)定輸出，僅僅取決于該時刻各個輸入變量的取值。

在窄帶應用中，零中頻軟件無線電芯片已經(jīng)非常流行，其代表是ADI公司的AD9361。

我們知道FPGA由LUT、IO接口、時鐘管理單元、存儲器、DSP等構(gòu)成，我覺得最能代表FPGA特點的....

調(diào)用quartus的ip核測量頻率和幅值，可以把程序分成四大部分。第一部分是AD采樣模塊，本次實驗用....

最后說明，我不是研究信號處理的專業(yè)人士，所以文中必有疏漏或者錯誤，如發(fā)現(xiàn)還請不吝賜教。

那么如何將包含XIlinx IP的用戶模塊封裝成網(wǎng)表文件，下面將給出詳細步驟

　　由原理圖可知僅當FPGA的對應管腳輸入低電平時LED才會亮，流水燈的效果可以輪流讓四個對應管腳輸....

　　以前總是沒有記錄的習慣，導致遇到問題時總得重新回憶與摸索，大大降低了學習效率，從今天開始決定改掉....

隨著大數(shù)據(jù)的興起以及信息技術(shù)的快速發(fā)展，數(shù)據(jù)傳輸對總線帶寬的要求越來越高，并行傳輸技術(shù)的發(fā)展受到了時....

在FPGA開發(fā)過程中，如果我們把bit文件下載到FPGA中，那么當FPGA掉電以后，bit文件就丟失....

ChipScope是Xilinx提供的一個校驗FPGA設計的工具。它的本質(zhì)是一個虛擬的邏輯分析儀，能....

我一直沒搞明白BUFIO是干嘛用的。

UltraRAM 原語（也稱為 URAM）可在 Xilinx UltraScale + 架構(gòu)中使用，....

首先說明一下Modelsim與Questa Sim都可以與Vivado聯(lián)調(diào)，也比較相似，但是Ques....

時鐘周期約束：用戶需要將設計中的所有時鐘進行約束后，綜合器才能進行合理的靜態(tài)時序分析。一個設計中的時....

這里的面積指一個設計消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對于 FPGA 可以用消耗的 FF(....

在視頻處理中，為了能夠?qū)崟r調(diào)節(jié)圖像的對比對，通常需要對直方圖進行拉伸處理。

使用Verilog編寫好了功能模塊以及對應的testbench之后，一般需要對其功能進行仿真測試。由....

在進行FPGA的設計時，經(jīng)常會需要在綜合、實現(xiàn)的階段添加約束，以便能夠控制綜合、實現(xiàn)過程，使設計滿足....

按鍵作為一種機械開關(guān)，在進行按鍵操作時，機械接觸點的彈性及電壓突變等原因，在機械開關(guān)合閉的時候會出現(xiàn)....

數(shù)字電路中，電路通過復位來啟動，復位猶如數(shù)字電路的“起搏器”，主要有下面三種方式

直接看數(shù)學公式描述如何迭代不直觀，先來看動圖就很容易理解牛頓迭代法為什么叫迭代法以及怎樣迭代的

在統(tǒng)計學中，相關(guān)是描述兩個隨機變量序列或二元數(shù)據(jù)之間的統(tǒng)計關(guān)系，無論是否具有因果關(guān)系。

英特爾 Stratix 10 TX FPGA 提供多達 144 個收發(fā)器通道和 1 到 58 Gb....

FPGA中關(guān)于SPI的使用

本實驗基于xilinx ARTIX-7芯片驗證實現(xiàn)，有時間有興趣的朋友可在其他FPGA芯片上實現(xiàn)驗證....

一個簡單的8位處理器完整設計過程及verilog代碼,適合入門學習參考，并含有作者個人寫的指令執(zhí)行過....

基本邏輯單元LAB包含10xALM,ALM全程為Adaptive Logic Module，具有8輸....

HLS，Http Live Streaming 是由Apple公司定義的用于實時流傳輸?shù)膮f(xié)議，HLS....