上文XILINX FPGA IP之FIFO對(duì)XILINX FIFO Generator IP的特性和內(nèi)部處理流程進(jìn)行了簡(jiǎn)要的說(shuō)明，本文通過(guò)實(shí)際例子對(duì)該IP的使用進(jìn)行進(jìn)一步的說(shuō)明。本例子例化一個(gè)讀數(shù)據(jù)位寬是寫數(shù)據(jù)位寬兩倍的FIFO，然后使用讀時(shí)鐘頻率：寫時(shí)鐘頻率=2:3，進(jìn)行簡(jiǎn)單的FIFO跨時(shí)鐘域操作。

首先了解一下FIFO讀寫位寬不一致時(shí)數(shù)據(jù)的擺放方式：

讀數(shù)據(jù)位寬是寫數(shù)據(jù)位寬的4倍的情況下的寫如何讀出數(shù)據(jù)擺放方式如下：

寫數(shù)據(jù)位寬是讀數(shù)據(jù)位寬的4倍的情況下的寫如何讀出數(shù)據(jù)擺放方式如下：

然后，開(kāi)始例化IP，生成一個(gè)FIFO，使用BRAM搭建，兩個(gè)獨(dú)立時(shí)鐘：

寫位寬18bit，讀位寬36bit，讀寫數(shù)據(jù)位寬比為1:2.

例化的總結(jié)為：

例化的端口為：

//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
fifo_generator_0 your_instance_name (
  .rst(rst),                      // input wire rst
  .wr_clk(wr_clk),                // input wire wr_clk
  .rd_clk(rd_clk),                // input wire rd_clk
  .din(din),                      // input wire [17 : 0] din
  .wr_en(wr_en),                  // input wire wr_en
  .rd_en(rd_en),                  // input wire rd_en
  .dout(dout),                    // output wire [35 : 0] dout
  .full(full),                    // output wire full
  .almost_full(almost_full),      // output wire almost_full
  .empty(empty),                  // output wire empty
  .almost_empty(almost_empty),    // output wire almost_empty
  .rd_data_count(rd_data_count),  // output wire [7 : 0] rd_data_count
  .wr_data_count(wr_data_count),  // output wire [8 : 0] wr_data_count
  .wr_rst_busy(wr_rst_busy),      // output wire wr_rst_busy
  .rd_rst_busy(rd_rst_busy)      // output wire rd_rst_busy
);

根據(jù)這個(gè)端口，編寫tb，如下。設(shè)置讀寫時(shí)鐘頻率比為2:3。寫側(cè)：復(fù)位釋放后，即拉高寫使能，寫入自加數(shù)，直到1000后停止寫入。讀側(cè)：只要非空就開(kāi)始一直讀取數(shù)據(jù)。

// ============================================================
// File Name: tb_fifo_generator
// VERSION  : V1.0
// DATA     : 2023/7/23
// Author   : FPGA干貨分享
// ============================================================
// 功能：xilinx fifo_generator ip 代碼仿真
// delay : 
// ============================================================




`timescale 1ns/100ps
module tb_fifo_generator ;


reg                 rst              ='d1  ;
reg                 wr_clk           ='d1  ;
reg                 rd_clk           ='d1  ;
reg      [17 : 0]   din              ='d1  ;
reg                 wr_en            ='d0  ;
reg                 rd_en            ='d0  ;
wire     [35 : 0]   dout               ;
wire                full               ;
wire                almost_full        ;
wire                empty              ;
wire                almost_empty       ;
wire [7 : 0]        rd_data_count      ;
wire [8 : 0]        wr_data_count      ;
wire                wr_rst_busy        ;
wire                rd_rst_busy        ;


initial
    begin
        rst = 1'b1;
        #1000;
        rst = 1'b0;
    end


always #2 wr_clk = ~wr_clk;
always #3 rd_clk = ~rd_clk;


// ==================wr_clk======================//


always @(posedge wr_clk )
    if(din >= 'd1000)
        wr_en <= 1'b0;
    else if(~wr_rst_busy&&~rst)
        wr_en <= 1'b1;
    else
        wr_en <= 1'b0;


always @(posedge wr_clk)
    if(wr_en)
        din <= din + 1'b1;
    else
        din <= din;


// ==================rd_clk======================//
always @(posedge rd_clk)
    rd_en <= (!empty)&&(!rd_rst_busy);








//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
fifo_generator_0 fifo_generator_0 (    
  .rst              (rst            ), // input wire rst
  .wr_clk           (wr_clk         ), // input wire wr_clk
  .rd_clk           (rd_clk         ), // input wire rd_clk
  .din              (din            ), // input wire [17 : 0] din
  .wr_en            (wr_en          ), // input wire wr_en
  .rd_en            (rd_en          ), // input wire rd_en
  .dout             (dout           ), // output wire [35 : 0] dout
  .full             (full           ), // output wire full
  .almost_full      (almost_full    ), // output wire almost_full
  .empty            (empty          ), // output wire empty
  .almost_empty     (almost_empty   ), // output wire almost_empty
  .rd_data_count    (rd_data_count  ), // output wire [7 : 0] rd_data_count
  .wr_data_count    (wr_data_count  ), // output wire [8 : 0] wr_data_count
  .wr_rst_busy      (wr_rst_busy    ), // output wire wr_rst_busy
  .rd_rst_busy      (rd_rst_busy    )  // output wire rd_rst_busy
);


endmodule

仿真結(jié)果如下：