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XILINX FPGA IP之AXI Traffic Generator

CHANBAEK ? 來源: FPGA自學(xué)筆記分享 ? 作者: FPGA自學(xué)筆記分享 ? 2023-11-23 16:03 ? 次閱讀

AXI Traffic Generator IP 用于在AXI4和AXI4-Stream互連以及其他AXI4系統(tǒng)外設(shè)上生成特定序列(流量)。它根據(jù)IP的編程和選擇的操作模式生成各種類型的AXI事務(wù)。是一個比較好用的AXI4協(xié)議測試源或者AXI外設(shè)的初始化配置接口

ATG(AXI Traffic Generator)IP的GUI如下圖所示。

AXI Traffic Generator是一個完全可綜合的符合AXI4標(biāo)準(zhǔn)的核心,具有以下特點:

    • 可根據(jù)不同的流量配置選項生成和接受數(shù)據(jù)。
    • 可配置的主AXI4接口地址寬度。
    • 支持讀/寫主端口之間的相關(guān)/獨立事務(wù),并具有可配置的延遲。
    • 可編程的重復(fù)計數(shù),對于每個事務(wù)可以使用恒定/遞增/隨機地址。
    • 外部啟動/停止信號,使得可以在沒有處理器干預(yù)的情況下生成流量。
    • 在AXI接口上為預(yù)定義的協(xié)議生成特定IP流量。

圖片

該IP的主要特性為:

  • AXI4 接口適用于寄存器訪問和數(shù)據(jù)傳輸;
  • 支持多種模式工作(AXI4 Master,AXI4-Lite Master, and AXI4-Stream Master);
  • 高度靈活的數(shù)據(jù)位寬:32/64/128/256/512 axistream:8-1024;
  • 高度靈活的地址位寬:32-64;
  • 可為處理器資源較少系統(tǒng)中的系統(tǒng)初始化提供 AXI4-Lite 主接口支持;
  • 中斷引腳,指示內(nèi)核已完成流量生成;
  • 錯誤中斷引腳,指示內(nèi)核工作期間出現(xiàn)的錯誤。可通過讀取錯誤寄存器,了解所出現(xiàn)的錯誤;
  • 內(nèi)部 RAM(CMDRAM、PARAMRAM 和 MSTRAM)的初始化支持允許用戶針對所需的流量特性分析初始化所有 RAM 的內(nèi)容;

它支持6種工作模式:

圖片

如下圖所示,在IP生成的時候可以在AXI4選項下選擇Advanced、Basic、Static三種模式;

圖片

AXI4-Stream模式如下圖所示:

圖片

如下圖所示,在IP生成的時候AXI4-Lite選項可以選擇System Init和Test Mode兩種模式;

圖片

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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