在Samsung Tech Day上，三星宣布7LPP工藝進(jìn)入量產(chǎn)，并表示基于EUV光刻技術(shù)的7LPP工藝對比現(xiàn)有的10nm FinFET工藝，可以提高20%性能、降低50%功耗、提升40%面積能效。

三星電子的代工銷售和營銷團(tuán)隊執(zhí)行副總裁Charlie Bae稱，隨著EUV工藝節(jié)點的引入，三星將在半導(dǎo)體行業(yè)引領(lǐng)一場變革，“我們相信7LPP不僅是移動和HPC的最佳選擇，也適用于更加廣泛的尖端應(yīng)用。”

作為芯片代工行業(yè)的后來者，三星是“全球IBM制造技術(shù)聯(lián)盟”中激進(jìn)派的代表，早早就宣布了7nm時代將采用EUV。今年4月，三星剛剛宣布已經(jīng)完成了7nm新工藝的研發(fā)，并成功試產(chǎn)了7nm EUV晶元，比原進(jìn)度提早了半年。

相較于傳統(tǒng)氟化氬(ArF)浸沒技術(shù)下的193nm波長深紫外光刻，EUV使用13.5nm波長的極紫外光來曝光硅晶片，且無需使用昂貴的多圖案掩模組。與非EUV工藝相比，三星7LPP工藝可將掩模總數(shù)減少約20%，為客戶節(jié)省時間和成本。

根據(jù)官方資料，三星EUV的研發(fā)始于2000年。作為EUV的先驅(qū)，三星還開發(fā)了專有功能，例如獨特的掩模檢測工具，可在EUV掩模中執(zhí)行早期缺陷檢測，從而可以在制造周期的早期消除這些缺陷。

三星7LPP工藝得到了眾多Advanced Foundry Ecosystem合作伙伴的支持，其中包括Ansys、Arm、Cadence、Mentor、SEMCO、Synopsys和VeriSilicon等公司。除此之外，三星和上述公司還提供HBM2/2E，GDDR6，DDR5，USB 3.1，PCIe 5.0和112G SerDes等接口IP解決方案。

根據(jù)三星的路線，7nm EUV晶元大規(guī)模投產(chǎn)時間為2019年秋季，并在位于韓國華城的S3 Fab開始第一批生產(chǎn)。三星沒有透露首發(fā)使用其7LPP工藝的客戶，但暗示第一批芯片將針對移動和HPC應(yīng)用。

通常而言，三星半導(dǎo)體部門的本家三星電子會第一個采用其尖端制造工藝，因此預(yù)計三星2019年的旗艦智能手機(jī)將采用7nm SoC。此外，高通也將使用三星的7LPP技術(shù)制造其“驍龍5G移動芯片組”。

ASML欣慰之余仍需努力

三星此番宣布7nm EUV工藝進(jìn)入量產(chǎn)，意味著EUV工藝即將正式商業(yè)化，高興的除了三星自己，當(dāng)然還有ASML。

ASML企業(yè)營銷副總裁Peter Jenkins在三星公布消息之后表示，“EUV技術(shù)的商業(yè)化是半導(dǎo)體行業(yè)的一場革命，將對我們的日常生活產(chǎn)生巨大影響。我們很高興與三星及其他領(lǐng)先的芯片制造商就半導(dǎo)體工藝制造的這一根本性轉(zhuǎn)變進(jìn)行合作。”

據(jù)雷鋒網(wǎng)了解，ASML在本季度出貨了5臺EUV光刻機(jī)，上季度出貨7臺，預(yù)計下季度還將出貨6臺EUV光刻機(jī)，2018全年出貨量將達(dá)到18臺，2019年的出貨量還將增至30臺，看起來確實是在穩(wěn)步攀升。

不過EUV工藝的量產(chǎn)只是一個開始，三星生產(chǎn)7LPP晶元所使用的ASML EUV光刻機(jī)，使用40對蔡司鏡面構(gòu)成光路，每個鏡面的反光率為70%。這也就是說，EUV光束通過該系統(tǒng)中的每一對鏡面時都會減半，在經(jīng)過40對鏡面反射后，只有不到2%的光線能投射到晶元上。

到達(dá)晶圓的光線越少，光刻所需的曝光時間就越長，相應(yīng)的生產(chǎn)成本也就越高。為了抵消鏡面反射過程中的光能損耗，EUV光源發(fā)出的光束必須足夠強(qiáng)，這樣才能與現(xiàn)在非常成熟的DUV光刻技術(shù)比拼時間成本。

多年以來，光照亮度的提升始終未能達(dá)到人們的預(yù)期，ASML的EUV產(chǎn)品市場負(fù)責(zé)人Hans Meiling曾表示，人們嚴(yán)重低估了EUV的難度。現(xiàn)在的NXE:3400B型EUV光刻機(jī)每小時只能處理125片晶元，效率僅有現(xiàn)今DUV的一半。

ASML公司計劃在明年下半年推出NXE:3400C光刻機(jī)，晶元處理能力可提升至155片，這對改善EUV工藝的產(chǎn)能很有幫助。

Intel重申10nm工藝進(jìn)展良好

Intel作為全球最大的半導(dǎo)體企業(yè)，在半導(dǎo)體工藝方面一直保持著領(lǐng)先地位，并且引領(lǐng)了大量全新技術(shù)的發(fā)展。不過近幾年，Intel半導(dǎo)體工藝的發(fā)展速度似乎逐漸慢了下來，比如14nm工藝竟然用了三代，10nm工藝也被競爭對手搶先。

不知是出于巧合還是商業(yè)敏感，就在三星宣布7LPP工藝進(jìn)入量產(chǎn)的前三天，Intel集團(tuán)副總裁Venkata Murthy Renduchintala在周一的一封公開信中，重申了Intel的10nm工藝目前進(jìn)展良好，良率正在逐步提升，與此前4月份Intel官方分享的時間表一致，10nm處理器預(yù)計在2019年底的假期季節(jié)上市。

從技術(shù)角度來看，由于晶體管制造的復(fù)雜性，每代晶體管工藝中有面向不同用途的制造技術(shù)版本，不同廠商的代次之間統(tǒng)計算法也完全不同，單純用代次來對比是不準(zhǔn)確的。目前業(yè)內(nèi)常用晶體管密度來衡量制程水平，Intel最新10nm制程的晶體管密度甚至反而要比三星、臺積電的7nm制程更高。

國外網(wǎng)站Semiwiki曾討論過三星的10nm、8nm以及7nm制程的情況，其中10nm制程的晶體管密度是55.5MTr/mm2，8mm是64.4MTr/mm2，7nm也不過101.23MTr/mm2，堪堪超過Intel 10nm制程的100.8MTr/mm2一點點。如果Intel的10nm處理器能在2019年底如期上市，倒也算得上“好飯不怕晚”。

不過值得注意的是，Venkata Murthy Renduchintala在信中提到，Intel領(lǐng)導(dǎo)晶圓制造業(yè)務(wù)的高管Sohail Ahmed將在下個月退休，他的職位未來將由三位高管承擔(dān)，Intel計劃將晶圓制造業(yè)務(wù)拆分為技術(shù)開發(fā)、制造/運(yùn)營及供應(yīng)鏈三個部分，這三位高管負(fù)責(zé)向Venkata Murthy Renduchintala匯報工作。

具體來說，Intel晶圓制造業(yè)務(wù)的技術(shù)開發(fā)由Mike Mayberry接任，他現(xiàn)在是Intel的CTO及實驗室負(fù)責(zé)人，不過后一個職位之后將由Rich Uhlig臨時接管，負(fù)責(zé)實驗室工作;Intel的晶圓制造及運(yùn)營業(yè)務(wù)將由Ann Kelleher領(lǐng)導(dǎo)，他曾經(jīng)與Sohail U. Ahmed一起負(fù)責(zé)運(yùn)營技術(shù)及制造業(yè)務(wù)部門;Intel的供應(yīng)鏈將由Randhir Thakur負(fù)責(zé)管理。

此舉被外界視為Intel拆分晶圓制造業(yè)務(wù)的開始，不過據(jù)雷鋒網(wǎng)了解到的情況，實際上在更早之前，就有傳聞稱Intel準(zhǔn)備在2020到2021年間開始剝離半導(dǎo)體工廠業(yè)務(wù)。Intel方面對技術(shù)及制造業(yè)務(wù)部門的改組沒有發(fā)表任何評論。