文章來源：老千和他的朋友們

原文作者：孫千

本文介紹了鰭式場效應晶體管（FinFET）的原理以及優勢。

自半導體晶體管問世以來，集成電路技術便在摩爾定律的指引下迅猛發展。摩爾定律預言，單位面積上的晶體管數量每兩年翻一番，而這一進步在過去幾十年里得到了充分驗證。

然而，隨著技術節點進入納米級尺度，傳統的平面金屬氧化物半導體場效應晶體管（MOSFET）面臨著嚴峻的技術挑戰。短溝道效應和漏電流問題使得平面MOSFET難以滿足深亞微米技術節點的需求。在此背景下，鰭式場效應晶體管（FinFET）應運而生，成為平面MOSFET的繼任者，為摩爾定律的持續推進提供了新的可能性。

本文將回顧從平面MOSFET到FinFET的技術演進，探討其核心原理及未來面臨的挑戰。

傳統的平面MOSFET通過互補金屬氧化物半導體（CMOS）技術實現晶體管的縮放，從而提高了集成電路的性能和密度。然而，當技術節點接近亞100納米級別時，晶體管的幾何尺寸的縮小引發了一系列問題。首先，短溝道效應導致柵極對溝道的控制能力下降，使得漏電流顯著增加。其次，隨著柵長（Lg）的縮短，亞閾值斜率變差，晶體管的開關性能受到影響。

圖1展示了傳統平面MOSFET在不同柵長下的亞閾值特性模擬結果，表明柵長縮短會導致亞閾值斜率惡化，從而使漏電流（Ioff）顯著增加。

圖1 (a)傳統平面MOSFET的示意圖，(b)隨著柵極長度的縮短，模擬漏電流增加。

漏電流的增加直接導致功耗升高和電路噪聲增大，這對移動設備和高性能計算系統的設計提出了嚴峻挑戰。此外，隨著晶體管密度的不斷提高，摻雜濃度的調整也變得更加復雜，進一步加劇了漏電流問題。盡管通過氧化物層的薄化和高κ介電材料的引入一定程度上緩解了這些問題，但這些改進措施并未從根本上解決短溝道效應和漏電流的挑戰。

為了應對平面MOSFET的局限性，半導體領域開始探索新型晶體管結構。

FinFET作為一種三維晶體管結構，通過在硅襯底上形成多個垂直的鰭狀結構（fin），實現了對溝道的三維控制。這種結構使得柵極能夠更有效地包圍溝道，從而增強了柵極的控制能力，減少了漏電流。

FinFET的概念最初由加州大學伯克利分校的研究團隊（包括Chenming Hu、Tsu-Jae King-Liu和Jeffrey Bokor等）在SOI（絕緣體硅）襯底上提出。SOI襯底通過減少寄生電容和漏電流，為FinFET的性能優化提供了良好的基礎。

隨后，三星等公司進一步將FinFET技術擴展到體硅襯底上，通過在鰭下方進行重摻雜來抑制漏電流。盡管這一方法在一定程度上影響了FinFET的性能，但它為大規模制造奠定了基礎。

FinFET的核心優勢在于其三維結構。與傳統平面MOSFET相比，FinFET在相同的技術節點下表現出更低的漏電流和更高的開關比。這使得FinFET能夠在深納米技術節點（如5納米、3納米甚至更?。┫卤３謨灝惖碾娞匦?，從而延續了摩爾定律的生命力。

盡管FinFET在技術上取得了顯著進步，但其大規模制造和性能優化仍面臨諸多挑戰。首先，FinFET的三維結構要求制造工藝具有更高的精度，這增加了制造成本和技術難度。其次，隨著技術節點的進一步縮小，FinFET的鰭寬和高度需要更加精細化，這對設備的制程能力提出了更高要求。

此外，FinFET的電性能仍需進一步優化。盡管FinFET在抑制漏電流方面表現出色，但其載流能力（如載流子遷移率）可能受到鰭結構和接觸電阻的影響。因此，如何在FinFET的結構設計和材料選擇中找到平衡點，是未來的關鍵問題。

FinFET結構及其在微電子器件中的優勢

FinFET以其獨特的三維結構和顯著的性能優勢，在微電子器件的設計和制造中發揮了重要作用。

FinFET的基本結構如圖2所示，包括在SOI（硅絕緣襯底）或體硅襯底上構建的鰭狀晶體管及其縱向剖面圖。FinFET的核心特征在于其導電溝道被薄硅鰭包裹，硅鰭構成了器件的主體。從源極到漏極方向測量的鰭厚度直接決定了器件的有效溝道長度。與傳統平面MOSFET相比，FinFET的體區設計為超薄，且通過三面控制電場（而非傳統的單面頂部控制），大幅提升了對溝道的電氣控制能力。

圖2 FinFET結構：(a)SOI襯底；(b)體襯底；(c)縱向截面圖

這種結構的優化使得FinFET在尺寸縮放方面表現出色。當鰭厚度等于或小于門級長度（Lg）時，FinFET能夠有效抑制漏極電流（Off-state leakage current），從而實現更好的性能。此外，由于薄鰭的形成可以采用與柵極圖案和刻蝕工具相同的工藝，FinFET的制造工藝相對簡單。更重要的是，超薄的體區設計使得體摻雜成為可選項，因為距離柵極幾納米以外的硅區域不再存在，這進一步降低了器件的復雜性。

FinFET的性能與設計

FinFET的多柵配置是其另一個顯著特征。在這種配置下，溝道被多個表面的柵極包圍，從而實現了對溝道的更好的電氣控制。這種設計不僅能夠更有效地抑制“關態”漏電流，還能顯著提升“開態”驅動電流，增強器件的切換性能。此外，多柵FinFET在模擬電路中表現出更好的本征增益和更低的溝道長度調制能力，這使其在高性能模擬應用中具有獨特優勢。

FinFET的優勢還體現在以下幾個方面：更高的速度、更低的漏電、更低的供電電壓（Vdd）、更低的功耗、更好的亞閾值擺幅、無隨機摻雜波動、更小的變異性、更好的遷移率以及未來的亞閾值設計能力。這些特性使FinFET在高性能計算、低功耗設備和先進的微電子器件中具有廣闊的應用前景。

圖3展示了FinFET薄體鰭的設計參數及其多柵配置。在設計FinFET時，需要綜合考慮多個關鍵參數：鰭寬、鰭高和鰭間距。

鰭寬：鰭寬的大小直接影響漏極誘導勢壘降低（DIBL）效應。較小的鰭寬可以有效降低DIBL，從而提高器件的開關性能。

鰭高：鰭高的選擇受到刻蝕技術的限制，需要在布局效率和設計靈活性之間進行權衡。較高的鰭可能會影響器件的縮放能力，而較低的鰭則可能限制電氣性能。

鰭間距：鰭間距決定了布局面積，同時影響源/漏（S/D）注入傾角。較小的鰭間距可以提高布局效率，但可能會犧牲器件性能。

圖3 (a)雙柵-FinFET的鰭參數：(a)示意圖；(b)平面圖；(c)多柵配置

在FinFET的制造工藝中，柵極優先工藝和源/漏極（S/D）優先工藝是兩種主要的技術路線。柵極優先工藝通過先形成柵極并將其作為掩模來注入源極和漏極，這種方法的優點在于源極和漏極與柵極的自對準性較好。然而，在亞100納米節點及更小尺寸的MOSFET中，由于氧化物的物理縮放極限，必須采用高κ介電質和金屬柵極堆棧。這種情況下，柵極優先工藝在后續的注入退火步驟中面臨挑戰，因為需要在保持堆棧完整性的同時消除注入損傷并獲得所需的摻雜分布。為了解決這一問題，S/D優先工藝應運而生。

S/D優先工藝的核心是使用犧牲假柵作為注入掩模，隨后在退火步驟后將其移除并構建新的柵極堆棧。這種工藝能夠有效解決高κ介電質和金屬柵極堆棧的制程難題。

如圖4所示，S/D優先工藝在SOI（硅殼體）襯底上形成FinFET的過程主要包括以下步驟：

首先，通過氧化物掩模層進行圖形化并刻蝕至SOI；然后，在圖形化氧化物層上沉積、圖形化和刻蝕形成假柵，并去除暴露的硬掩模氧化物，隨后進行S/D形成和硅化；接著，沉積絕緣體填充接觸溝槽，并進行平坦化；隨后，去除假柵，露出圖形化的硬掩模，通過該掩模將鰭圖形通過各向異性刻蝕轉移到下面的硅層；之后，在S/D側壁形成內隔離層，以確保柵極與擴展的源極和漏極之間有足夠的分離；最后，在柵極溝槽中沉積形成柵極堆棧。

圖4SOI襯底FinFET的形成原理圖:先源極和漏極、后主體鰭的制作方法

半導體行業在FinFET的研發和量產方面取得了顯著成就。晶圓代工廠已經實現了16納米/14納米FinFET的量產，10納米FinFET的開發也在進行中。然而，隨著技術節點的不斷縮小，傳統FinFET的擴展性逐漸受到限制。

根據IMEC的技術路線圖，7納米節點提供了兩種晶體管選擇：FinFET和橫向環柵納米線FET（橫向納米線FET）。對于5納米節點，更傾向于采用橫向納米線FET。橫向納米線FET本質上是FinFET從雙柵和三柵到全環柵結構的演進，這種結構通過增加柵極面積，進一步提升了柵極對載流子的控制能力，從而更有效地關斷器件。

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盡管橫向納米線FET在靜電特性上可能優于FinFET，但其制造工藝更加復雜，尤其是在器件底部的工藝處理上面臨更大的挑戰。FinFET在實際應用中仍然面臨一些關鍵挑戰，包括閾值電壓的調節、柵極與源極和漏極頂部/底部之間的邊緣電容、寄生電阻以及器件的可變性。這些問題在一定程度上限制了FinFET在更小技術節點中的性能優化。

綜上所述，FinFET憑借其獨特的三維結構和優異的性能，成為亞100納米半導體器件的核心技術。盡管其制造工藝復雜且面臨一些技術挑戰，但隨著S/D優先工藝的不斷優化和高κ介電質與金屬柵極堆棧的應用，FinFET在16納米/14納米節點上的成功量產已經證明了其技術的成熟度。然而，隨著技術節點的進一步縮小，可能需要轉向更具前瞻性的結構，如橫向納米線FET，以滿足未來的性能需求。