概述
ADF4382 是一款高性能、超低抖動(dòng)、小數(shù) N 分頻鎖相環(huán) (PLL),帶有集成電壓控制振蕩器 (VCO),非常適合 5G 應(yīng)用或數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘應(yīng)用的本地振蕩器 (LO) 生成。高性能 PLL 具有 ?239 dBc/Hz 的品質(zhì)因數(shù)、低 1/f 噪聲和整數(shù)模式下 625 MHz 的高 PFD 頻率,可實(shí)現(xiàn)超低帶內(nèi)噪聲和綜合抖動(dòng)。ADF4382 可產(chǎn)生 11 GHz 至 22 GHz 基本倍頻范圍內(nèi)的頻率,從而無(wú)需使用次諧波濾波器。ADF4382 上的輸出分頻器可產(chǎn)生從 687.5 MHz 至 22 GHz 的完整輸出頻率范圍。
對(duì)于多數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘應(yīng)用,ADF4382 通過(guò)在 PLL 反饋環(huán)路中包含輸出分頻器,自動(dòng)將其輸出與輸入?yún)⒖歼呇貙?duì)齊。對(duì)于需要確定性延遲或延遲調(diào)整功能的應(yīng)用,提供分辨率 <1 ps 的可編程輸出延遲參考。保證在多個(gè)套件和溫度范圍內(nèi)參考輸出延遲,從而實(shí)現(xiàn)可預(yù)測(cè)和精確的多芯片對(duì)齊。
ADF4382 框圖十分簡(jiǎn)單,通過(guò)簡(jiǎn)化的串行外設(shè)接口 (SPI) 寄存器映射、外部 SYNC 輸入以及整數(shù)和小數(shù)模式下可重復(fù)的多芯片對(duì)齊,可以縮短開(kāi)發(fā)時(shí)間。
數(shù)據(jù)表:*附件:ADF4382集成VCO的微波寬帶頻率合成器技術(shù)手冊(cè).pdf
應(yīng)用
- 高性能數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘
- 無(wú)線基礎(chǔ)設(shè)施(MC-GSM、5G、6G)
- 測(cè)試和測(cè)量
特性
- 輸出頻率范圍:687.5 MHz 至 22 GHz
- 20 GHz 時(shí)的積分 RMS 時(shí)基誤差 = 20 fs(積分帶寬:100 Hz 至 100 MHz)
- 20 GHz 時(shí)的積分 RMS 時(shí)基誤差 = 31 fs(ADC SNR 方法)
- VCO 快速校準(zhǔn)時(shí)間 < 1 μs
- VCO 自動(dòng)校準(zhǔn)時(shí)間 < 100μs
- 相位本底噪聲:20 GHz 時(shí)為 ?156 dBc/Hz
- PLL 規(guī)格:
- -239 dBc/Hz:歸一化帶內(nèi)相位本底噪聲
- -287 dBc/Hz:歸一化帶內(nèi) 1/f 噪聲
- 625 MHz 最大相位/頻率檢測(cè)器輸入頻率
- 4.5 GHz 參考輸入頻率
- 典型雜散 f
PFD:?90 dBc - 基準(zhǔn)輸出延遲規(guī)格
- 傳播延遲溫度系數(shù):0.06 皮秒/℃
- 調(diào)整步長(zhǎng):<1 ps
- 多芯片輸出相位對(duì)齊
- 3.3V 和 5V 電源
- ADIsimPLL?環(huán)路濾波器設(shè)計(jì)工具支持
- 7 mm × 7 mm, 48 端子 LGA
- 工作溫度為 ?40°C 至 +105°C
框圖
串行接口時(shí)序圖
引腳配置描述
典型性能特征
參考源考量
參考輸入網(wǎng)絡(luò)
圖51所示的ADF4382參考輸入緩沖器為差分或單端頻率源提供了靈活的接口。圖68至圖73展示了不同參考信號(hào)類型的推薦接口。所有特征阻抗(Z_0)信號(hào)跡線均為50Ω?jìng)鬏斁€。
參考相位噪聲
ADF4382在整數(shù)模式下實(shí)現(xiàn)的帶內(nèi)歸一化相位噪聲底為L_{NORM} = -239dBc/Hz,在分?jǐn)?shù)模式下為L_{NORM} = -237dBc/Hz 。要計(jì)算等效輸入相位噪聲底(L_{IN}),請(qǐng)使用以下公式:
例如,100MHz的參考輸入頻率在分?jǐn)?shù)模式下得到的**L_{IN}為 -157dBc/Hz。參考頻率源的相位噪聲必須比L_{IN}至少低6dB,以避免影響并增加整個(gè)系統(tǒng)的相位噪聲。
為保持典型的L_{NORM}**性能,表7根據(jù)輸入?yún)⒖夹盘?hào)類型和幅度,提供了選擇最佳REF_SEL(寄存器0x030,第5位)設(shè)置的標(biāo)準(zhǔn)。
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振蕩器
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pll
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VCO
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