電源完整性分析的重要性前面已經(jīng)介紹過了，可以說良好的PDN設(shè)計不僅能為電源傳輸提供低阻抗的通路、保障電源設(shè)計滿足各項指標(biāo)要求，而且良好的PDN也為信號的傳輸提供了一個良好的平臺。那么如何才能設(shè)計一個良好的PDN呢？

對于一個板級設(shè)計來說，只需考慮板級的PDN設(shè)計就足夠了。芯片手冊會給出芯片對電源的要求通常數(shù)字電源+/-5%，模擬電源會有更高的要求1%或者10mV等。一些芯片廠家還會給出PDN阻抗的target，板級的PI工程師只需要按這個要求進行設(shè)計就可以了。

但作為芯片公司，就要考慮整個PDN系統(tǒng)的設(shè)計。下面就介紹一些PDN設(shè)計的系統(tǒng)考慮。

01

首先，芯片能夠穩(wěn)定工作就需要電源穩(wěn)定在一定的范圍內(nèi)。如何保證電源的穩(wěn)定呢？下圖紅色所示的兩條紅線（V max、V min）是芯片要求的電源波動范圍；淺藍虛線（V normal）是電源供電的典型電壓值；深藍實線（V actual）是實際為芯片提供的DC電壓。

大家可以看出，我這里給的示意圖V max和Vmin并不是相對于V normal對稱的。是的，通常芯片（Die）上定義的電源波動的范圍一般都是向下波動的范圍比較寬，如-10%~7%，也就是會把V normal定義得比V max和V min的均值要高一些。這是因為要考慮IR Drop的影響。

V normal到V actual的落差就是PDN上產(chǎn)生的IR Drop，正是由于IR Drop的存在壓縮了AC nosie的budget。

因此，要設(shè)計PDN就必須為AC noise和IR drop劃分budget。

02

單純的劃分AC和DC的budget顯然是不夠的，還要從系統(tǒng)級考慮PDN的組成。下圖所示是一個簡單的系統(tǒng)級PDN示意圖。

一個PDN系統(tǒng)從大的方面來說主要包含以下四個部分：

（1）VRM（Voltage Regulator Module）：為系統(tǒng)提供電源供應(yīng)。VRM并不能提供理想的DC電源，其輸出也會有一定的電壓波動。

（2）板級PDN：由VRM到芯片封裝管腳的電源地平面、各種濾波電容以及電源地的布線和過孔等。

（３）封裝PDN：由die bump到BGA ball的電源地平面、布線和過孔等。

（4）芯片（DIE）：需要VRM向其提供穩(wěn)定的電源供應(yīng)。

芯片對電源的需求是明確的，那么如何讓VRM提供的電源能夠經(jīng)過板級PDN、封裝PDN之后到達芯片的電源能夠滿足要求呢？這就需要VRM、板級、封裝每一級的PDN劃分budget。

比如，芯片的電源需求是-10%~7%，可以給VRM和板級分配+/-5%，給封裝PDN分配-5%~2%。

然后具體到板級和封裝設(shè)計還要根據(jù)實際情況給AC noise和DC Drop分配budget。

03

除了考慮單一電源自身的設(shè)計，還要考慮其它電源噪聲以及其它噪聲的隔離。比如，在一些高密設(shè)計或者成本要求比較高的設(shè)計中，通常會存在不同電源平面相鄰層鋪銅、地平面不完整等非理想的設(shè)計，還有一些模擬、PLL等比較敏感的電源距離大噪聲的數(shù)字電源、時鐘信號等噪聲源比較近的情況。此時很可能會存在噪聲的相互耦合，此時就需要對電源和噪聲源進行干擾分析并采取一些隔離措施。