女人自慰AV免费观看内涵网,日韩国产剧情在线观看网址,神马电影网特片网,最新一级电影欧美,在线观看亚洲欧美日韩,黄色视频在线播放免费观看,ABO涨奶期羡澄,第一导航fulione,美女主播操b

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

【vivado學(xué)習(xí)】典型時(shí)序模型的三條時(shí)鐘路徑分析

電子設(shè)計(jì) ? 來源: FPGA開源工作室 ? 作者: FPGA開源工作室 ? 2020-11-26 14:16 ? 次閱讀

典型的時(shí)序模型由發(fā)起寄存器、組合邏輯和捕獲寄存器3部分組成,如圖1所示形成了三條時(shí)鐘路徑:原時(shí)鐘路徑(Source Clock path)、數(shù)據(jù)時(shí)鐘路徑(Data path)、目的時(shí)鐘路徑(Destination Clock path)。

圖1 時(shí)序模型1

1、建立時(shí)間(setup)和保持時(shí)間(hold)

如圖1所示,時(shí)鐘上升邊沿(Capture Edge 、Next Launch Edge)會將數(shù)據(jù)保存下來,但是必須要滿足一定的條件:

A,建立時(shí)間Tsu:在時(shí)鐘有效沿之前,數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間;

B,保持時(shí)間Th:在時(shí)鐘有效沿之后,數(shù)據(jù)必須保持穩(wěn)定的最小時(shí)間;

這就相當(dāng)于一個(gè)窗口時(shí)間,在有效邊沿的窗口時(shí)間內(nèi),數(shù)據(jù)必須保持穩(wěn)定;這里的時(shí)鐘信號時(shí)序和數(shù)據(jù)信號時(shí)序,都是寄存器實(shí)際感受到的時(shí)序。

2、發(fā)起沿和捕獲沿

如圖1所示,發(fā)起沿和捕獲沿通常相差一個(gè)時(shí)鐘周期同時(shí)捕獲沿也是下一個(gè)發(fā)起沿。

發(fā)起沿(LaunchEdge):數(shù)據(jù)被launch的時(shí)鐘邊沿;也就是說,每一個(gè)啟動沿,一般都會產(chǎn)生一個(gè)新的數(shù)據(jù)!

捕獲沿(CaptureEdge):數(shù)據(jù)被latch的時(shí)鐘邊沿;也就是說,每一個(gè)鎖存沿,都會有一個(gè)新的數(shù)據(jù)被保存!

3、時(shí)序模型2

如圖2所示:

Clk--時(shí)鐘源

Rega--發(fā)起寄存器

Regb--捕獲寄存器

Tclka--原時(shí)鐘延時(shí)

Tclkb--目的時(shí)鐘延時(shí)

Tco--發(fā)起沿有效到數(shù)據(jù)出現(xiàn)在發(fā)起寄存器Q端口所需時(shí)間

Tdata--數(shù)據(jù)延時(shí)(組合邏輯和走線延時(shí))

Tsu--捕獲寄存器建立時(shí)間

Th--捕獲寄存器保持時(shí)間

圖2 時(shí)序模型2

4、數(shù)據(jù)到達(dá)時(shí)間(Data Arrival Time)

圖3 數(shù)據(jù)到達(dá)時(shí)間

數(shù)據(jù)到達(dá)時(shí)間(Data Arrival Time)=Launch Edge +Tclka+Tco+Tdata

已發(fā)起沿為時(shí)間參考點(diǎn),LaunchEdge 通常為0。

5、數(shù)據(jù)建立需求時(shí)間(setup)


數(shù)據(jù)建立需求時(shí)間(DataRequired Time(setup)) = Tclkb-Tsu-Clock Uncertainty

表明數(shù)據(jù)必須提前Tsu穩(wěn)定存在于捕獲寄存器的輸入端口。

6、數(shù)據(jù)保持需求時(shí)間(hold)


數(shù)據(jù)保持需求時(shí)間(DataRequired Time(hold))=Tclkb +Th-Clock Uncertainty

表明數(shù)據(jù)必須在時(shí)鐘捕獲沿(regb/clk)之后穩(wěn)定存在一段時(shí)間Th。

7、建立時(shí)間裕量(Setup Slack)


建立時(shí)間裕量(SetupSlack)= Data Required Time(setup)-Data Arrival Time(setup)

如果SetupSlack為正,則說明數(shù)據(jù)在規(guī)定的時(shí)間內(nèi)達(dá)到了目標(biāo)。反之,則認(rèn)為數(shù)據(jù)并沒有在規(guī)定的時(shí)間達(dá)到目標(biāo),此時(shí)REG2鎖存的數(shù)據(jù)很有可能存在亞穩(wěn)態(tài)。

8、保持時(shí)間裕量(Hold Slack)


保持時(shí)間裕量(holdSlack)=DataRequired Time(hold)-Data Arrival Time(hold)

如果為正,則認(rèn)為數(shù)據(jù)在被鎖存的時(shí)候有足夠多的穩(wěn)定時(shí)間,是有效的。反之則認(rèn)為數(shù)據(jù)有誤或者數(shù)據(jù)可能存在亞穩(wěn)態(tài)。

編輯:hfy


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
  • 寄存器
    +關(guān)注

    關(guān)注

    31

    文章

    5421

    瀏覽量

    123307
  • 數(shù)據(jù)信號
    +關(guān)注

    關(guān)注

    0

    文章

    61

    瀏覽量

    12098
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    828

    瀏覽量

    68206
收藏 人收藏

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    FPGA時(shí)序約束之設(shè)置時(shí)鐘

    Vivado時(shí)序分析工具默認(rèn)會分析設(shè)計(jì)中所有時(shí)鐘相關(guān)的時(shí)序
    的頭像 發(fā)表于 04-23 09:50 ?290次閱讀
    FPGA<b class='flag-5'>時(shí)序</b>約束之設(shè)置<b class='flag-5'>時(shí)鐘</b>組

    TDengine 發(fā)布時(shí)序數(shù)據(jù)分析 AI 智能體 TDgpt,核心代碼開源

    組成部分,標(biāo)志著時(shí)序數(shù)據(jù)庫在原生集成 AI 能力方面邁出了關(guān)鍵一步。 TDgpt 是內(nèi)嵌于 TDengine 中的時(shí)序數(shù)據(jù)分析 AI 智能體,具備時(shí)序數(shù)據(jù)預(yù)測、異常檢測、數(shù)據(jù)補(bǔ)全、分類等多項(xiàng)智能
    的頭像 發(fā)表于 03-27 10:30 ?232次閱讀
    TDengine 發(fā)布<b class='flag-5'>時(shí)序數(shù)據(jù)分析</b> AI 智能體 TDgpt,核心代碼開源

    一文詳解Vivado時(shí)序約束

    Vivado時(shí)序約束是保存在xdc文件中,添加或創(chuàng)建設(shè)計(jì)的工程源文件后,需要創(chuàng)建xdc文件設(shè)置時(shí)序約束。時(shí)序約束文件可以直接創(chuàng)建或添加已存在的約束文件,創(chuàng)建約束文件有兩種方式:Con
    的頭像 發(fā)表于 03-24 09:44 ?2581次閱讀
    一文詳解<b class='flag-5'>Vivado</b><b class='flag-5'>時(shí)序</b>約束

    AMD Vivado Design Suite IDE中的設(shè)計(jì)分析簡介

    本文檔涵蓋了如何驅(qū)動 AMD Vivado Design Suite 來分析和改善您的設(shè)計(jì)。
    的頭像 發(fā)表于 02-19 11:22 ?480次閱讀
    AMD <b class='flag-5'>Vivado</b> Design Suite IDE中的設(shè)計(jì)<b class='flag-5'>分析</b>簡介

    集成電路設(shè)計(jì)中靜態(tài)時(shí)序分析介紹

    Analysis,STA)是集成電路設(shè)計(jì)中的一項(xiàng)關(guān)鍵技術(shù),它通過分析電路中的時(shí)序關(guān)系來驗(yàn)證電路是否滿足設(shè)計(jì)的時(shí)序要求。與動態(tài)仿真不同,STA不需要模擬電路的實(shí)際運(yùn)行過程,而是通過分析
    的頭像 發(fā)表于 02-19 09:46 ?496次閱讀

    ads1248使用三條校準(zhǔn)指令校驗(yàn)時(shí),要使用內(nèi)部的VREF,還是使用外部的REF0?

    我的系統(tǒng)使用外部REF0輸入基準(zhǔn)電壓。現(xiàn)在疑惑的是:使用三條校準(zhǔn)指令校驗(yàn)時(shí),要使用內(nèi)部的VREF,還是使用我外部的REF0?手冊中沒有提到。
    發(fā)表于 01-16 07:00

    Vivado Design Suite用戶指南: 設(shè)計(jì)分析與收斂技巧

    電子發(fā)燒友網(wǎng)站提供《Vivado Design Suite用戶指南: 設(shè)計(jì)分析與收斂技巧.pdf》資料免費(fèi)下載
    發(fā)表于 01-15 15:28 ?0次下載
    <b class='flag-5'>Vivado</b> Design Suite用戶指南: 設(shè)計(jì)<b class='flag-5'>分析</b>與收斂技巧

    ADS1291 ECG三條感應(yīng)信號,在主板走線如圖, 影響大不大?

    ECG 三條感應(yīng)信號,在主板走線如圖, 影響大不大?
    發(fā)表于 11-28 06:52

    TPS65950實(shí)時(shí)時(shí)鐘時(shí)序補(bǔ)償分析

    電子發(fā)燒友網(wǎng)站提供《TPS65950實(shí)時(shí)時(shí)鐘時(shí)序補(bǔ)償分析.pdf》資料免費(fèi)下載
    發(fā)表于 10-29 10:01 ?0次下載
    TPS65950實(shí)時(shí)<b class='flag-5'>時(shí)鐘</b><b class='flag-5'>時(shí)序</b>補(bǔ)償<b class='flag-5'>分析</b>

    Vivado使用小技巧

    有時(shí)我們對時(shí)序約束進(jìn)行了一些調(diào)整,希望能夠快速看到對應(yīng)的時(shí)序報(bào)告,而又不希望重新布局布線。這時(shí),我們可以打開布線后的dcp,直接在Vivado Tcl Console里輸入更新后的時(shí)序
    的頭像 發(fā)表于 10-24 15:08 ?887次閱讀
    <b class='flag-5'>Vivado</b>使用小技巧

    AI大模型與深度學(xué)習(xí)的關(guān)系

    AI大模型與深度學(xué)習(xí)之間存在著密不可分的關(guān)系,它們互為促進(jìn),相輔相成。以下是對兩者關(guān)系的介紹: 一、深度學(xué)習(xí)是AI大模型的基礎(chǔ) 技術(shù)支撐 :深度學(xué)習(xí)
    的頭像 發(fā)表于 10-23 15:25 ?2676次閱讀

    使用IBIS模型進(jìn)行時(shí)序分析

    電子發(fā)燒友網(wǎng)站提供《使用IBIS模型進(jìn)行時(shí)序分析.pdf》資料免費(fèi)下載
    發(fā)表于 10-21 10:00 ?1次下載
    使用IBIS<b class='flag-5'>模型</b>進(jìn)行<b class='flag-5'>時(shí)序</b><b class='flag-5'>分析</b>

    電路中的基爾霍夫定律是什么

    一、基本概念 支路:在電路中,支路是指從一個(gè)結(jié)點(diǎn)到另一個(gè)結(jié)點(diǎn)的電流路徑。它是電路的一個(gè)分支,可以是一個(gè)簡單的導(dǎo)線,也可以包含電阻、電容、電感等元件。 結(jié)點(diǎn):結(jié)點(diǎn)是電路中三條三條以上支路的連接點(diǎn)。在
    的頭像 發(fā)表于 09-24 17:43 ?1041次閱讀

    深度學(xué)習(xí)典型模型和訓(xùn)練過程

    深度學(xué)習(xí)作為人工智能領(lǐng)域的一個(gè)重要分支,近年來在圖像識別、語音識別、自然語言處理等多個(gè)領(lǐng)域取得了顯著進(jìn)展。其核心在于通過構(gòu)建復(fù)雜的神經(jīng)網(wǎng)絡(luò)模型,從大規(guī)模數(shù)據(jù)中自動學(xué)習(xí)并提取特征,進(jìn)而實(shí)現(xiàn)高效準(zhǔn)確的預(yù)測和分類。本文將深入解讀深度
    的頭像 發(fā)表于 07-03 16:06 ?2687次閱讀

    FPGA 高級設(shè)計(jì):時(shí)序分析和收斂

    、16ns、17ns、18ns,有兩條路徑能夠滿足要求,布局布線就會選擇滿足要求的兩條路徑之一。 圖 1 靜態(tài)時(shí)序分析模型
    發(fā)表于 06-17 17:07