FPGA開發(fā)中如何對整個設計添加時序約束
什么是靜態(tài)時序分析？
通俗來說：在輸入信號到輸出信號中，因為經過的傳輸路徑、寄存器、門電路等器件的時間，這個時間就是時序。開發(fā)工具不知道我們路徑上的要求，我們通過時序約束來告訴開發(fā)工具，根據要求，重新規(guī)劃，從而實現(xiàn)我們的時序要求，達到時序的收斂。
我們對整個設計添加時序約束，讓整個設計。
時序的欠約束：約束的少了；
時序的過約束：約束了過了；
時序基本概念：時鐘
建立時間setup和保持時間hold
建立時間：在時鐘上升沿前，數據不能改變的最小時間；
保持時間：在數據上升沿后，數據不能改變的最小時間；
例子
三種時序路徑
分析一個寄存器的延時
setup slack余量，這個時間是差了一個時鐘周期；
數據達到時間，首先是發(fā)射時鐘+時鐘到REG1的延時+reg1的延時+傳輸路徑的延時
數據時間需求：鎖存時鐘+時鐘到reg2的延時-setup時間
hold時間余量，這里分析的應該是同一個周期里面的時間，這個時間是對齊的；
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原文標題：FPGA學習-時序分析基礎001
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