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劉林，鄭學仁，李斌

（華南理工大學應用物理系 專用集成電路研究設計中心）

摘要：

介紹了系統級封裝SiP 如何將多塊集成電路芯片和其他的分立元件集成在同一個封裝內，有效解決了傳統封裝面臨的帶寬、互連延遲、功耗和集成度方面的難題。同時將 SiP 與系統級芯片 SoC 相比較，指出各自的特點和發展趨勢。

1 引言

傳統的電子系統被劃分為三個層次：I C 集成、封裝集成和板級結構。集成電路已經進入系統集成的時代，SoC 將是今后的主流技術。大規模集成電路在提高集成度的同時降低了互連延遲，使限制系統性能的瓶頸從芯片級轉移到封裝級。解決封裝瓶頸問題的有效途徑是以系統的觀點來優化整個電子系統，在芯片的設計階段就把封裝因素考慮在內。因此，以全新的觀念研究系統級封裝問題，十分重要。本文論述的系統級封裝 SiP（system in package）即是以此思想為基礎發展起來的高集成度、低成本以及高性能的封裝技術。

2 SiP及其性能描述

封裝技術大致每十年更新一代，從第一代插孔元件、第二代表面貼裝、第三代面積陣列到當今第四代芯片封裝，封裝承包商和芯片制造商緊密合作，研究和開發了若干種先進的封裝和測試技術以滿足不同領域的需求。這些不斷涌現的封裝新技術為SiP的實現奠定了堅實的基礎 [1] 。SiP是指在同一個小型基板上，采用微互聯技術將不同工藝技術制造成若干裸芯片和微型無源元件，形成高性能的具有系統功能的微型組件，它具有一系列的性能特點：

(1)可以靈活而又及時地對個別芯片或器件進行升級換代，因此縮短 IC 的設計周期，降低設計費用，減少芯片測試時間。

(2) 采用了先進的襯底制備技術，可以迅速采用類似于片內總線新的總線標準，充分利用SiP提供的高速、低噪音互連線技術。

(3) 系統總線傳輸數據的帶寬與時鐘頻率 f、數據寬度W 成正比。與板級連線相比SiP封裝內裸片間的互連引線長度更短，這有效減小了系統的互連線延遲和串擾、降低了容抗，使器件能夠工作在更高的工作頻率，從而有效提高了帶寬。裸片間較短的互連還會帶來一些潛在的好處：裸片的 IO 輸出不必采用強驅動設計，使用小功率的IO緩沖器就可保證裸片間傳輸信號的完整性，因此可以采用更低的工作電壓，從而進一步減小了器件的功耗。此外也可以減少為屏蔽高速信號管腳引起的寄生電容和寄生電感而引入的電源和接地引腳，減少了和 P C B 間的 I O 管腳數量。

(4) SiP 可以作為一塊標準單元用于 PCB 組裝，也可以是最終的電子產品，如可移動快閃存儲卡。和傳統的芯片封裝不同，SiP不僅可以處理數字系統，還可以應用于光通訊、傳感器以及微機械 MEMS 等領域。在未來十年內采用 SiP 封裝的電子組件、子系統或系統在計算機、自動化、通訊業等領域將得到廣泛的應用。

2.1 系統集成方案：SiP 與 SoC 比較

隨著芯片規模的不斷擴大，可以將一個完整的電子系統集成在一塊芯片中，即系統級芯片SoC。SoC 有高性能、低功耗、體積小等諸多優點，是下一代集成電路發展的主要方向。但目前在實際應用中SoC還面臨著很多限制因素，包括現階段 IP 資源還不夠豐富、研發成本高及設計周期長、生產工藝復雜、成品率不高等。此外在 SoC中采用混合半導體技術（如 GaAs 和 SiGe）也存在問題。

SiP將多個IC和無源元件封裝在高性能基板上形成一個系統，它可方便兼容不同制造技術的芯片，例如計算邏輯可用傳統 C M O S 硅芯片，R F 、大功率電路可用 SiC、SiGe、GeAs 芯片，從而使封裝由單芯片級進入系統集成級。SiP占用的面積比分立封裝占用的 PCB 面積要小得多，而成本和單個的分立封裝相似。在測試成本上，SoC 器件需要在設計的時候加入 DFT 設計，增加了測試費用和設計時間。SiP 是采用傳統的IC 測試流程，只需加入對封裝內總線的 JTAG 測試，這是 PCB 板的普通要求。表 1 比較了 SoC、SiP 和 PCB 的性能、成 本 因 素 。

實際上SiP和SoC并不是相互對立的技術，它們提供了不同級別電子系統的解決方案，適應目標市場的選擇，SoC 應用于相對高端市場，SiP 以其很高的性價比應用于中端市場，在可預計的將來 SoC 和 SiP 可相互補充，并將長期共存。

2.2 SiP 和MCM誰會是下一代封裝方案 [2]

MCM 將多個裸片固定在一個基板上相互連接在一起，一個典型的 MCM 封裝可能含有十幾個裸片。M C M 主要的缺點是成本問題，這導致 M C M主要應用于軍事、航天或高性能的電子產品這類不太計較價格因素的領域。與 MCM相比 SiP 技術顯得更成熟，它并不是簡單地將裸片組裝成一個多芯片模組，而是在早期的功能設計階段就仔細地進行功能劃分，以決定分別由什么樣的芯片來實現這些功能。SiP 中的芯片是 ASIC 或芯片化的IP，是針對某個系統級封裝進行過優化的多個零部件的集成系統。同時SiP采用成熟的高密度互連技術如BGA或FC，而且在封裝中高效地實現了無源器件如高 Q 值電感和旁路電容的功能。SiP 提高性能的同時降低成本，搭起了一座通向應用的橋梁。所有這些都表明是SiP代表著封裝技術的未來發展趨勢，而非 M C M 。

2.3 SiP封裝片間總線性能 [3]

SiP 可以提供低功耗和低噪聲的系統級連接，在較高的頻率下工作可以獲得較寬的帶寬。如Al-pine 公司的微印刷板襯底技術（如圖 1 所示），利用現有的半導體技術制備襯底，可以得到非常精細的線寬和準確的穿孔位置。在低k值的介質上采用銅互連線可提供非常豐富的連接線資源，而且靠得很近的芯片減小了片間總線長度及電容，其電源線分布網絡接在器件上的寄生電感也較小，這些都為封裝內采用新的總線標準提供了基礎。

在 PCB 板上的系統總線大多采用多路復用技術，以減少 IO 數目。但是多路復用將增加信號傳輸延遲，并且總線頻繁的信號轉換也增加了系統的功耗。在 SiP 內部芯片間采用的是非復用總線，使輸入和輸出路徑分開，有效避免了競爭和冒險。這種總線標準在芯片內早已采用，但是在芯片外部卻很少應用。SiP新的微基板技術可以使用豐富的連接線資源，芯片間的 IO 驅動單元也不同于芯片內部和 PCB 板，如圖 2 所示。在單芯片模式下，信號經過驅動單元輸出到 PCB 板上，在多芯片模式下信號直接輸出到SiP的內部總線上。可見這種可編程的 IO 驅動模塊的電壓和電流是可以調整的，有利于降低功耗。更進一步，如果 SiP的布線能夠和芯片同步進行，優化的效果最大，甚至使片間總線的電壓和芯片內的電壓接近，就可以減少時鐘線延遲。SiP基板的高性能互連線保證了低驅動傳輸信號的完整性，同時也有利于新的高速總線標準的制定。

SiP的片間總線性能的好壞已經成為提高系統內部總線帶寬的關鍵。擴展片間連線的信號位數，提高工作頻率，SiP 可以獲得與 SoC 相似的總線帶寬。同時在片間也可以采用現有成熟的系統總線標準作為折衷方案，使 IC 芯片不經過大的改動就可以應用。故應在采用SiP技術的同時就設計出合適的片內總線和片間總線，以獲得最高的效益 。

Alpine 公司的 SiP 可以將片間的延遲減小到50ps/mm，這和片內連線的 RC 延遲已相差不多。因此對于現在出現的一些新技術，如時鐘延遲時間的借用，全局異步/局部同步和self-timed等技術、過去只能在芯片內部使用，現在都可以成功地在 SiP 中被采用。

3 SiP封裝的實現技術[4]

SiP在對系統進行功能分析和劃分后，選擇合適的工藝技術，力求以最佳方式和最低成本達到系統的設計性能。值得注意的是對 SiP 來說，先進封裝技術如 BGA 和 FC 提供的內部互連和管腳位置靈活性也方便了 IC 設計者，封裝的設計成為IC流程的一個組成部分，芯片/封裝聯合設計的方法取代了傳統的芯片＋封裝＋組裝的生產流程。

圖2是Amkor 公司的SuperFCTMSiP封裝示意圖，該封裝將一個倒裝的高速 ASIC 處理芯片和一些存儲芯片以及其他的無源元件封裝在同一塊高密度基片上，用于網絡路由器等設備。其信號集中在高密度多層基板的第一、二層，信號的完整性可以得到保證。同時該封裝也節約了 PCB 上的空間，有利于在 P C B 上加入更多功能單元。

作為一種全新的封裝形式，實現SiP有三種主要方式：第一種是無源元件與有源 IC 的集成，即微組件技術；第二種是 3D 封裝技術；第三種是晶圓級封裝（W L P ）[ 5 ] 。

3.1 微組件技術 [6]

在一定的技術水平下，當芯片的引腳數達到飽和時，就必須增加芯片的封裝尺寸以滿足更多的引線要求，這和芯片小型化的要求相矛盾。解決方法之一是將系統按一定的優先級，如內連線密度、熱耗散和信號完整性等劃分為幾個模塊，每個模塊可充分利用其周邊區域作為輸入輸出，模塊間通過金屬引線互連，即微組件技術。微組件技術典型的應用包括微控制器、D S P 與SDRAM 、F L AS H ，R F 領域和網絡路由器等。經過劃分后，剩余部分的引線數目將大大減少，采用相對廉價的基板就可以實現整個電子系統。出于成本考慮，這種方法不能組裝太多的器件，典型的尺寸應在 1 英寸以內，最多包含五個有源組件。對用戶而言微組件應該是透明的，不管其內部集成多少組件，用戶都可以像分立器件那樣使用它。微組件形式 SiP 的特點適合內嵌無源元件，包括標準電感。當頻率超過 2 G H z 時，組件的幾何公差、一致性和重復性決定了器件品質因素。設計者能夠利用四個參數：直徑 D 、導線寬度 W 、導線間距S和匝數N很好地控制內嵌式的螺旋狀電感幾何尺寸和特性，保證了性能和幾何參數間的一致性，從而得到高Q 值的組件。

3.2 3D封裝 [7]

3 D 封裝，是在垂直于芯片表面的方向上堆疊、互連兩塊以上裸片的封裝，其空間占用小、電性能穩定，是一種高級的 SiP 封裝技術。3D 封裝可以采用混合互連技術，以適應不同器件間的互連。如裸片與裸片、裸片與微基板、裸片與無源元件間可根據需要采用倒裝、引線鍵合等互連技術 。

傳統的芯片封裝中每個裸片都需要與之相應的高密度互連基板，基板成本占整個封裝器件產品制造成本的比例是很高的。以 B G A 為例，占40%～50%。而 Flip Chip 用基板更高，達到70%～80% [8] 。3D 封裝內的多個裸片僅需要一個基板，同時由于裸片間大量的互連是在封裝內進行，互連線的長度大大減小，提高了器件的電性能。3D 封裝還可以通過共用IO 端口減小封裝的引腳數，如廣泛應用于便攜式電信產品中堆疊了FLASH 和 SRAM 的 3D 封裝器件，有 50% 以上的 IO是可共用的。Amkor公司采用堆疊 3 裸片的 3D 封裝比采用單芯片封裝節約了30％的成本。

3.3 晶圓級封裝（W L P ）

WLP 可以有效提高封裝集成度，通常采用倒裝(FC)互連技術，是芯片尺寸封裝 CSP 中空間占用最小的一種。傳統封裝是以劃片后的單個芯片為加工目標，而 WLP 的處理對象為晶圓，直接在晶圓上進行封裝和測試，隨后切割成一顆顆已經封裝好的的IC ，然后在 IC 上生長金屬凸點，用FC 技術粘貼到基板或玻璃基底上，最后再裝配到PCB上。圖3以AlpineMicrosystem公司采用3μm銅布線和低 k 介電質（ε r =2.65）技術的微載體和微基板 WLP 流程示意圖，有效降低了互連線的單位電阻和電容（甚至比0.5μm 的 VLSI 芯片內的互連要低），因此可以達到較高的性能。

WLP 封裝的全部制作過程都在晶圓生產廠內完成，使芯片的封裝和測試融合在晶圓生產流程中。從這里我們可以看到一種有趣的現象：在成本最小化的驅動下，IC 產業的垂直分工體系有可能趨于合并，由同一個廠商進行芯片的生產和封裝、測試（如 WL P ），進而優化生產成本、共享營銷網絡和其他資源，減少工藝流程（特別是相近的工藝流程）。IC生產流程的整合和繼續細分這兩種相反的趨勢同時存在，最終將取決于整個生產系統的成本因素。

4 結論

SiP封裝為設計人員提供了一種應用廣泛而經濟的封裝方案，可以嵌裝不同工藝制作的 IC，可以內嵌集成無源器件，甚至光學器件和微機械MEMS，提供緊湊而性能優異的功能模塊給用戶。基于系統化的設計思想的 SiP 符合未來發展的方向，具有廣闊的應用市場。

由于SiP是一種新興的技術，相應的設計軟件對它的支持還不夠。但隨著關鍵技術的解決和在便攜式器件如手機、PDA 中的廣泛應用，SiP 封裝在未來十年內預計將有快速的增長。