文章來源：學習那些事

原文作者：小陳婆婆

本文詳細介紹了晶圓級扇出系統及其集成技術。

晶圓級扇出封裝（FO-WLP）通過環氧樹脂模塑料（EMC）擴展芯片有效面積，突破了扇入型封裝的I/O密度限制，但其技術復雜度呈指數級增長，本文分述如下：

兩代技術對比與系統集成

芯片先置與芯片后置工藝

塑封工藝與表面平坦化技術

再布線層（RDL）技術

垂直互連技術

兩代技術對比與系統集成

早期扇出封裝

早期扇出封裝以嵌入式晶圓級BGA（eWLB）為代表，通過單層RDL實現BGA球擴展，但僅適用于低密度單芯片集成。

其工藝流程為：

切割硅晶圓并篩選KGD；

將芯片面朝下貼裝于臨時載板，進行EMC塑封；

通過減薄工藝暴露芯片焊盤；

構建單層RDL與UBM；

植球后切割為單顆器件。

該方案雖成本優于倒裝芯片封裝，但受限于單層布線與尺寸約束（通常＜15mm×15mm）。

第二代扇出平臺

第二代扇出平臺通過三大革新實現系統級集成：

多層級RDL：采用雙層及以上銅布線，支持線寬/間距（L/S）達1μm/1μm的高密度互連；

異構集成：集成邏輯芯片、HBM內存及無源器件，形成2.5D/3D堆疊架構；

熱管理優化：通過EMC配方調整與金屬熱界面材料（TIM）集成，將熱阻降低40%。

InFO技術使移動計算平臺實現30%以上的功耗下降與20%的能效提升，驗證了其商業可行性。

芯片先置與芯片后置工藝

當前扇出封裝存在兩條技術路線：

芯片先置（Die-First）

工藝流程：KGD貼裝→塑封→RDL布線→植球

優勢：封裝厚度可壓縮至0.3mm以下，RDL直接沉積于芯片焊盤，消除微凸點結構；

挑戰：塑封料固化收縮引發芯片偏移（典型偏差50-100μm），需通過預補償算法與光刻對準修正。

案例：eWLB采用面朝下貼裝，通過載板表面粗糙度控制平面度；InFO則采用面朝上方案，依賴化學機械拋光（CMP）實現EMC全局平坦化。

芯片后置（RDL-First）

工藝流程：RDL布線→倒裝芯片鍵合→塑封→植球

優勢：RDL層預先圖案化，芯片放置精度達±5μm；

局限：需引入微凸點（典型高度50μm），導致封裝厚度增加，且受限于焊盤間距（＞40μm）。

案例：SLIM技術采用銅柱凸點實現100μm節距互連，但成本較芯片先置方案高30%。

良率敏感性分析顯示，芯片先置方案在12英寸晶圓上可實現98%的嵌入良率，而芯片后置方案因涉及多次熱循環，良率下降2%-3%。

塑封工藝與表面平坦化技術

塑封環節需平衡流動性、填料分布與翹曲控制

注射傳遞模塑：通過優化流道設計（如螺旋形澆口）減少空洞率，但受限于芯片間距（＜2mm時易產生流痕）。

壓縮模塑：采用低黏度環氧樹脂（黏度＜50Pa·s），配合等溫固化工藝，將翹曲度控制在50μm以內；

面板級塑封：針對600mm×600mm矩形面板，開發分段式壓力控制系統，解決大尺寸成型中的填充均勻性問題。

平面化技術直接影響RDL精度

CMP工藝：通過陶瓷磨粒與堿性拋光液，實現EMC表面粗糙度＜10nm，滿足2μm以下L/S需求；

激光剝離：采用紫外納秒激光（波長355nm）去除載板，避免機械應力引發的芯片隱裂。

材料選型需權衡熱機械性能與工藝窗口：

低CTE配方：通過添加二氧化硅填料（粒徑5-15μm），將EMC熱膨脹系數降至8ppm/K以下；

低模量體系：采用苯并噁嗪樹脂基材，楊氏模量＜8GPa，緩解熱應力集中。

技術前沿與產業發展趨勢

當前扇出封裝正朝三個方向演進：

超薄化：通過EMC減薄與臨時鍵合膜（TBF）技術，實現0.1mm級封裝厚度；

高頻應用：集成低損耗介質材料（Dk＜3.0），支持5G毫米波芯片封裝；

異質整合：結合玻璃穿孔（TGV）與有機基板，構建多材質混合封裝平臺。

隨著系統級封裝（SiP）需求激增，扇出工藝與三維集成技術的融合將成為下一階段創新焦點。

再布線層（RDL）技術

再布線層（RDL）作為扇出封裝的核心組件，其線寬/間距（L/S）精度直接決定封裝密度、信號完整性及成本結構。當前主流封裝廠形成兩大技術路線：

晶圓級RDL工藝

設備協同：采用步進式光刻機（Stepper）與干膜抗蝕劑（Dry Film Photoresist, DFPR），實現L/S=1μm/1μm的超細線寬，匹配硅基后道工藝（BEOL）標準。

材料創新：通過低介電常數（Dk＜3.0）聚合物與氣隙隔離技術，將寄生電容降低30%，適用于高頻（＞100GHz）應用；

多層堆疊：采用半加成法（SAP）構建8層以上RDL，單層對準精度達±0.5μm，滿足HBM內存與邏輯芯片的2.5D集成需求。

面板級RDL工藝

嵌入式布線：通過激光誘導深度蝕刻（Laser Ablation）在EMC中形成溝槽，再經電化學鍍（ECP）填充銅，實現L/S=5μm/5μm的埋入式布線，規避傳統SAP工藝的側蝕問題。

成本優化：使用化學鍍銅種子層（厚度＜1μm），較晶圓級工藝材料成本降低40%，但受限于設備場域，面板尺寸超過600mm×600mm時線寬均勻性下降8%。

垂直互連技術

扇出封裝通過三類垂直互連通孔（TIV/TPV/TMV），突破二維集成邊界，實現三維堆疊。

穿互連通孔（TIV）

芯片先置方案：采用納秒紫外激光（波長355nm）在EMC中鉆孔，孔徑精度達±2μm，再通過無電鍍鎳/鈀/金（ENEPIG）填充，形成垂直電阻＜5mΩ的導電通道。

芯片后置方案：在RDL層間通過深反應離子蝕刻（DRIE）構建高深寬比通孔（AR＞10:1），匹配硅轉接板級（TSV）密度，支持HBM堆疊層數提升至16層。

穿封裝通孔（TPV）

集成毫米波天線時，采用低溫共燒陶瓷（LTCC）填充通孔，將插入損耗控制在一定范圍內，較傳統微帶線方案提升20%輻射效率。

穿模具通孔（TMV）

針對電源完整性需求，在EMC中嵌入銅柱通孔（直徑100μm），通過選擇性電鍍將直流電阻降低至0.2mΩ，滿足AI加速器芯片1000A級電流傳輸需求。

技術融合及發展趨勢

背面RDL擴展：通過激光釋放臨時載板（Laser Debonding）暴露EMC背面，再構建雙層RDL，使BGA陣列密度提升4倍，突破傳統封裝外圍引腳限制；

異質材料整合：結合玻璃轉接板（Glass Interposer）與有機基板，利用玻璃的高平整度（TTV＜1μm）實現1μm/1μm超細RDL，同時通過有機材料的低模量（＜10GPa）緩解熱應力。

隨著系統級封裝需求升級，RDL與垂直互連技術正從單維優化轉向協同創新，推動扇出封裝向類硅轉接板性能演進。