晶圓級封裝(Wafer Level Packaging，縮寫WLP)是一種先進(jìn)的封裝技術(shù)，因其具有尺寸小、電性能優(yōu)良、散熱好、成本低等優(yōu)勢，近年來發(fā)展迅速。根據(jù)Verified Market Research 研究數(shù)據(jù)，晶圓級封裝市場 2020 年為 48.4 億美元，預(yù)計到 2028 年將達(dá)到 228.3 億美元，從 2021 年到 2028 年的復(fù)合年增長率為 21.4%。

一、晶圓級封裝VS傳統(tǒng)封裝

在傳統(tǒng)晶圓封裝中，是將成品晶圓切割成單個芯片，然后再進(jìn)行黏合封裝。不同于傳統(tǒng)封裝工藝，晶圓級封裝是在芯片還在晶圓上的時候就對芯片進(jìn)行封裝，保護(hù)層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個芯片。

相比于傳統(tǒng)封裝，晶圓級封裝具有以下優(yōu)點：

1、封裝尺寸小

由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴展，使得WLP的封裝尺寸幾乎等于芯片尺寸。

2、高傳輸速度

與傳統(tǒng)金屬引線產(chǎn)品相比，WLP一般有較短的連接線路，在高效能要求如高頻下，會有較好的表現(xiàn)。

3、高密度連接

WLP可運用數(shù)組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。

4、生產(chǎn)周期短

WLP從芯片制造到、封裝到成品的整個過程中，中間環(huán)節(jié)大大減少，生產(chǎn)效率高，周期縮短很多。

5、工藝成本低

WLP是在硅片層面上完成封裝測試的，以批量化的生產(chǎn)方式達(dá)到成本最小化的目標(biāo)。WLP的成本取決于每個硅片上合格芯片的數(shù)量，芯片設(shè)計尺寸減小和硅片尺寸增大的發(fā)展趨勢使得單個器件封裝的成本相應(yīng)地減少。WLP可充分利用晶圓制造設(shè)備，生產(chǎn)設(shè)施費用低。

二、晶圓級封裝的工藝流程

圖 WLP工藝流程

晶圓級封裝工藝流程如圖所示：

1、涂覆第一層聚合物薄膜，以加強芯片的鈍化層，起到應(yīng)力緩沖的作用。聚合物種類有光敏聚酰亞胺（PI）、苯并環(huán)丁烯（BCB）、聚苯并惡唑（PBO）。

2、重布線層（RDL）是對芯片的鋁/銅焊區(qū)位置重新布局，使新焊區(qū)滿足對焊料球最小間距的要求，并使新焊區(qū)按照陣列排布。光刻膠作為選擇性電鍍的模板以規(guī)劃RDL的線路圖形，最后濕法蝕刻去除光刻膠和濺射層。

3、涂覆第二層聚合物薄膜，是圓片表面平坦化并保護(hù)RDL層。在第二層聚合物薄膜光刻出新焊區(qū)位置。

4、凸點下金屬層（UBM）采用和RDL一樣的工藝流程制作。

5、植球。焊膏和焊料球通過掩膜板進(jìn)行準(zhǔn)確定位，將焊料球放置于UBM上，放入回流爐中，焊料經(jīng)回流融化與UBM形成良好的浸潤結(jié)合，達(dá)到良好的焊接效果。

三、晶圓級封裝的發(fā)展趨勢

隨著電子產(chǎn)品不斷升級換代，智能手機、5G、AI等新興市場對封裝技術(shù)提出了更高要求，使得封裝技術(shù)朝著高度集成、三維、超細(xì)節(jié)距互連等方向發(fā)展。晶圓級封裝技術(shù)可以減小芯片尺寸、布線長度、焊球間距等，因此可以提高集成電路的集成度、處理器的速度等，降低功耗，提高可靠性，順應(yīng)了電子產(chǎn)品日益輕薄短小、低成本的發(fā)展要需求。

晶圓級封裝技術(shù)要不斷降低成本，提高可靠性水平，擴大在大型IC方面的應(yīng)用：

1、通過減少WLP的層數(shù)降低工藝成本，縮短工藝時間，主要是針對I/O少、芯片尺寸小的產(chǎn)品。

2、通過新材料應(yīng)用提高WLP的性能和可靠度。主要針對I/O多、芯片尺寸大的產(chǎn)品。

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審核編輯 黃宇