從 2019.2 版開始,賽靈思 SDK 開發(fā)環(huán)境已統(tǒng)一整合到全功能一體化的Vitis? 統(tǒng)一軟件平臺(tái)中。
馬上開始將工程從賽靈思 SDK 移植到 Vitis 吧。
Vivado 工程升級(jí)
工程必須先備份,然后才能移植。
請(qǐng)打開舊版本的 Vivado 工程,選擇執(zhí)行升級(jí),如下圖所示。
瀏覽到“Reports -> Report IP Status”
瀏覽到“IP status”窗口,檢查狀態(tài),然后升級(jí) IP
生成比特流,然后瀏覽到“File -> Export -> Export Hardware”以導(dǎo)出比特流和 XSA
將 SDK 工程導(dǎo)入 Vitis 工作空間
啟動(dòng) Vitis IDE。
瀏覽到“file -> Import”,導(dǎo)入舊版本的賽靈思 SDK 工程
在下一個(gè)窗口中選擇根目錄和要導(dǎo)入的工程。
導(dǎo)入成功后,用戶即可看到導(dǎo)入的應(yīng)用工程和平臺(tái)工程,如下圖所示。
導(dǎo)入的板級(jí)支持包現(xiàn)已存在于平臺(tái)工程內(nèi),如下圖所示。
下一步,我們需要將硬件規(guī)格更新至最新版本。右鍵單擊平臺(tái)工程,并單擊“Update Hardware Specification”
選擇從 Vivado 導(dǎo)出的 XSA 文件,然后單擊“OK”。
右鍵單擊平臺(tái)工程,然后選擇“Build Project”。
重新構(gòu)建應(yīng)用工程。
編輯:hfy
-
賽靈思
+關(guān)注
關(guān)注
33文章
1795瀏覽量
132122 -
SDK
+關(guān)注
關(guān)注
3文章
1065瀏覽量
47680
發(fā)布評(píng)論請(qǐng)先 登錄
賽思×深交所 | 單北斗+5ns精度!賽思單北斗改造方案,助力南方中心實(shí)現(xiàn)時(shí)序中樞戰(zhàn)略升級(jí)

MWC2025|5G與AI的深度融合勢(shì)不可擋,賽思高精度時(shí)鐘同步為其筑基!

NucleiStudio_IDE下調(diào)試一直報(bào)all ones錯(cuò)誤怎么解決?
國(guó)產(chǎn)EDA億靈思?接入DeepSeek

賽靈思低溫失效的原因,有沒有別的方法或者一些見解?
易靈思FPGA產(chǎn)品的主要特點(diǎn)

多平臺(tái)FPGA工程快速移植與構(gòu)建

Passion!賽思時(shí)鐘服務(wù)器助力多項(xiàng)國(guó)家特高壓工程實(shí)現(xiàn)電力“閃送”

賽思快訊 | 發(fā)展新質(zhì)生產(chǎn)力問(wèn)道賽思?賽思如何下好“創(chuàng)新棋”?

評(píng)論