FPGA設計是否需要學習SystemVerilog

Verilog和System Verilog是同一硬件描述語言（HDL）的同義名稱。

2023-10-26 標簽：FPGA設計仿真器HDL語言 1123 0

FPGA狀態機設計思想

硬件電路設計通常以并行方式實現，但是在實際工程中經常會存在系統按照順序邏輯執行的需求。

2023-07-17 標簽：FPGA設計RTL狀態機 1122 0

波形系統三大關鍵點解析

在芯片功能驗證中，仿真波形一直是調試的重要手段。通過觀測分析波形，工程師可以推斷代碼是否正常運行，電路的功能是否正確，設計是否滿足預期。

2023-06-18 標簽：FPGA設計EDA工具VCD 1115 0

為保證數字電路時序裕量所做的努力

由于以太網測試使用的開發板是淘寶購買的某款開發板，開發人員在電路設計時沒有考慮到將以太網芯片的接收時鐘、發送時鐘通過FPGA的專用時鐘管腳接入到到全局時鐘網絡

2023-06-19 標簽：FPGA設計以太網寄存器 1105 0

FPGA零基礎學習之TLC5620驅動教程

在FPGA處理完數字信號之后，我們有些情況下是需要將數字信號轉變為模擬信號再輸出的。比如音頻信號在濾波后，需要轉換為聲音信號進行輸出。

2023-08-04 標簽：示波器FPGA設計鎖存器 1100 0

Signal tap邏輯分析儀使用教程

在之前的設計開發時，利用modelsim得出中間某單元的數據，并且輸入也是設計者在testbench中自己給出的。

2023-07-18 標簽：FPGA設計存儲器RTL 1098 0

FPGA內部接口設計

在FPGA設計中，我們通常采用的都是“自頂向下”的設計方法，即現有頂層設計，再有細節設計。比如先有整個項目的功能框圖、數據流程圖等，然后再細分功能到一級...

2023-09-07 標簽：fpgaFPGA設計接口 1096 0

FPGA浮點IP內核究竟有哪些優勢呢？

最近出現的 FPGA設計工具和 IP有效減少了計算占用的資源，大大簡化了浮點數據通路的實現。而且，與數字信號處理器不同

2023-09-25 標簽：dspFPGA設計乘法器 1085 0

如何實現基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....

2023-07-30 標簽：fpgaFPGA設計TCL 1083 0

教你怎么用負反饋控制實現純數字鎖相環

首先我們做一個模塊，輸入信號T，代表輸出時鐘周期，輸出時鐘周期嚴格等于T，對于熟悉FPGA的小伙伴應該很容易。

2023-06-28 標簽：鎖相環FPGA設計負反饋電路 1058 0

SPI協議驅動設計

I2C 即 Inter-Integrated Circuit（集成電路總線），這種總線類型是由飛利浦半導體公司在八十年代初設計出來的一種簡單、雙向、二線...

2023-07-17 標簽：FPGA設計EEPROMSPI協議 1011 0

怎樣減少路徑上的LUT個數使速度更快呢？

對FPGA設計而言如果想速度更快則應當努力減少路徑上LUT的個數，而不是邏輯級數。

2023-12-27 標簽：FPGA設計LUT 1001 0

眨眼學會PWM

所謂PWM，就是用高電平時間和波形周期的比值代表某個數。

2023-06-28 標簽：FPGA設計電機控制PWM 984 1