一個(gè)簡(jiǎn)單的8位處理器完整設(shè)計(jì)過(guò)程及verilog代碼,適合入門學(xué)習(xí)參考，并含有作者個(gè)人寫(xiě)的指令執(zhí)行過(guò)程。
2023-04-10 11:43:07
2392 高質(zhì)量的verilog代碼至少需要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。
2023-07-18 10:09:07601 
誰(shuí)可以用Verilog HDL寫(xiě)一個(gè)關(guān)于彩燈控制器的代碼，要求如下：1、設(shè)計(jì)一個(gè)彩燈控制器，使彩燈（LED管）能連續(xù)發(fā)出四種以上不同的顯示形式；2、隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。教學(xué)提示
2016-03-10 17:08:14
本帖最后由 lee_st 于 2017-10-31 08:46 編輯
Verilog HDL代碼書(shū)寫(xiě)規(guī)范
2017-10-21 20:53:14
1. 目的本規(guī)范的目的是提高書(shū)寫(xiě)代碼的可讀性、可修改性、可重用性，優(yōu)化代碼綜合和仿真的結(jié)果，指導(dǎo)設(shè)計(jì)工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路，規(guī)范化可編程技術(shù)部的FPGA設(shè)計(jì)輸入，從而做到
2017-12-08 14:36:30
Verilog HDL代碼書(shū)寫(xiě)規(guī)范
2017-09-30 08:55:28
輕松成為設(shè)計(jì)高手Verilog HDL 實(shí)用精解 配套源代碼。
2023-10-09 06:28:14
了解一下Verilog代碼的基本程序框架，這樣可以讓我們先對(duì)Verilog程序設(shè)計(jì)有一個(gè)整體的概念把握，進(jìn)而在后續(xù)的Verilog語(yǔ)法學(xué)習(xí)中做到有的放矢。閱讀本節(jié)時(shí)請(qǐng)著眼于大體，而不要過(guò)分去苛求細(xì)節(jié)語(yǔ)法，細(xì)節(jié)的語(yǔ)法介紹將在后續(xù)的小節(jié)中慢慢展開(kāi)。
2021-07-27 07:51:28
Verilog阻塞和非阻塞原理分析在Verilog語(yǔ)言最難弄明白的結(jié)構(gòu)中“非阻塞賦值”要算一個(gè)。甚至是一些很有經(jīng)驗(yàn)的工程師也不完全明白“非阻塞賦值”在仿真器（符合IEEE標(biāo)準(zhǔn)的）里是怎樣被設(shè)定執(zhí)行
2009-11-23 12:02:57
誰(shuí)有ad9284或者ad9741的verilog代碼，其他8bit 250Msps的ad也行，可以發(fā)郵箱feisheqq@sina.cn謝謝
2014-04-12 23:25:16
verilog的秒表設(shè)計(jì)代碼防抖模塊：module button_scan(clk, bin, bout);inputclk;inputbin;outputbout;reg bout
2012-08-15 16:27:43
DDS的VERILOG原代碼
2012-08-11 09:35:16
在做基于FPGA的數(shù)字電源，但是DPID和DPWM的Verilog代碼不太會(huì)啊，有沒(méi)有寫(xiě)過(guò)的大神幫幫忙啊
2020-08-17 17:03:23
各位大俠，誰(shuí)有db3小波VERILOG代碼，分享一下，謝謝了。
2012-05-18 20:34:35
FPGA verilog代碼書(shū)寫(xiě)規(guī)范，很好的借鑒
2015-05-21 11:36:27
推薦的代碼風(fēng)格。3、代碼風(fēng)格1、規(guī)則總覽在設(shè)計(jì)這個(gè)模塊的時(shí)候，我主要遵從了以下幾條規(guī)則：Verilog2001標(biāo)準(zhǔn)的端口定義DUMMY模塊邏輯型信號(hào)用參數(shù)賦值內(nèi)嵌斷言memory shell2、規(guī)則解釋接下來(lái)
2023-06-02 14:48:35
如題，求賜教，有沒(méi)有什么軟件或者插件能夠讓verilog 代碼自動(dòng)對(duì)齊啊？
2015-04-10 18:31:19
測(cè)試文件的模板代碼2 典型電路的Verilog代碼2.1 自加一電路add_1（如：n++）3 典型例題與答案3.1 例題13.2 例題21 模板代碼1.1 輸出時(shí)序邏輯的模板代碼1.1.1 異步復(fù)位的時(shí)序電路（用的最多）always@(posedge clk or negedge rst_n)begi
2022-02-17 07:11:08
試圖安裝演示使用EZ-USB FX3超高速探險(xiǎn)家到FMC互連板。DOCS似乎建議他們?cè)贔PGA中從CyPersPGIPF II從屬接口中存在Verilog代碼。我在哪里可以找到這個(gè)Verilog代碼？
2019-09-30 11:31:39
Language",by D.E.Thomas and P.R. Moorby例子代碼比較實(shí)在，可以看下國(guó)外的verilog代碼風(fēng)格。缺點(diǎn)是沒(méi)有注釋，大家不明白可以提出來(lái)。
2012-11-02 14:05:22
基于Verilog的100多個(gè)例程代碼
2013-04-21 20:55:00
嗨朋友們，我正在嘗試使用塊內(nèi)存生成器訪問(wèn)存儲(chǔ)在ROM中的.coe文件。我想為此編寫(xiě)一個(gè)verilog代碼。如何以verilog代碼訪問(wèn)存儲(chǔ)在BRAM中的像素值？提前致謝。以上來(lái)自于谷歌翻譯以下為原文
2019-02-26 09:48:33
大家好，我是新手使用Xilinx板。最近我被分配了一個(gè)任務(wù)來(lái)編程VIRTEX II PRO 1152板。你能給我一個(gè)廣泛的想法，從我可以學(xué)習(xí)使用它開(kāi)始一些好的來(lái)源。我必須編寫(xiě)代碼Verilog的。謝謝你期待快速回復(fù)DHIRAJ
2020-06-02 09:40:36
異步sram測(cè)試verilog代碼是個(gè)很好的參考程序。
2013-01-13 10:24:30
大家早上好，我們嘗試編寫(xiě)用于將FPGA的IO設(shè)置為JTAG模式的verilog代碼。請(qǐng)仔細(xì)閱讀下面附帶的verilog，測(cè)試臺(tái)代碼。我們?cè)谀M中沒(méi)有得到正確的輸出。 D_out正在成為高阻抗。任何人都可以幫我解決這個(gè)問(wèn)題嗎？問(wèn)候Vimalasimulation.wcfg 6 KB
2020-03-23 09:04:29
我想知道我是否可以使用邏輯單元（Spartan 6）的verilog代碼，這樣我就不必花時(shí)間為邏輯單元編寫(xiě)verilog代碼。這可以節(jié)省我的時(shí)間，讓我專注于其他部分內(nèi)容，因?yàn)槲矣幸粋€(gè)很短的時(shí)間來(lái)完成
2020-03-10 09:45:39
CAN總線控制器Verilog代碼
2008-05-20 10:32:12
167 pcit32 verilog lattice源代碼:The evolution of digital systems over the past two decades has placed new
2009-06-14 08:46:2729 ref ddr sdram verilog源代碼
File/Directory Description
2009-06-14 08:48:0182 ref-sdr-sdram-verilog代碼
SDR SDRAM Controller v1.1 readme.txt
This readme file for the SDR SDRAM
2009-06-14 08:50:4432 xapp354 verilog代碼
THIS DESIGN IS PROVIDED TO YOU 揂S IS? XILINX MAKES AND YOU RECEIVE NO WARRANTIES
2009-06-14 09:17:3534 曼徹斯特編解碼,manchester verilog代碼,Xilinx提供
THIS DESIGN IS PROVIDED TO YOU "AS IS". XILINX MAKES AND YOU
2009-06-14 09:33:15200 提出了采用Verilog HDL 設(shè)計(jì)I2C 總線分析器的方法，該I2C 總線分析器支持三種不同的工作模式：被動(dòng)、主機(jī)和從機(jī)模式，并提供了嵌入式系統(tǒng)設(shè)計(jì)接口。通過(guò)硬件總體框架分析，分
2009-08-10 15:32:1840 五個(gè)ARM處理器核心verilog/VHDL源代碼
有幾中編程語(yǔ)言。.net.vbh...
2010-02-09 11:32:13138 Verilog代碼書(shū)寫(xiě)規(guī)范
本規(guī)范的目的是提高書(shū)寫(xiě)代碼的可讀性、可修改性、可重用性，優(yōu)化代碼綜合和仿真的結(jié)果，指導(dǎo)設(shè)計(jì)工程師使用
2010-04-15 09:47:00106 Verilog HDL與VHDL及FPGA的比較分析. Verilog HDL優(yōu)點(diǎn)：類似C語(yǔ)言，上手容易，靈活。大小寫(xiě)敏感。在寫(xiě)激勵(lì)和建模方面有優(yōu)勢(shì)。
2011-01-11 10:45:291182 以前在貼Verilog代碼時(shí)，都只能挑C++或者C#的語(yǔ)法著色，但兩者的主題詞畢竟不太一樣，透過(guò)dudu的幫助，我將Verilog 2001年的主題詞加上了，現(xiàn)在博客園也能漂亮的顯示Verilog代碼了!
2011-05-10 08:25:22967 本站提供的fpga實(shí)現(xiàn)jpeg Verilog源代碼資料，希望能夠幫你的學(xué)習(xí)。
2011-05-27 15:09:53200 有許多可綜合狀態(tài)機(jī)的Verilog代碼描述風(fēng)格,不同代碼描述風(fēng)格經(jīng)綜合后得到電路的物理實(shí)現(xiàn)在速度和面積上有很大差別。優(yōu)秀的代碼描述應(yīng)當(dāng)易于修改、易于編寫(xiě)和理解,有助于仿真和調(diào)
2011-12-24 00:52:0030 Verilog代碼覆蓋率檢查是檢查驗(yàn)證工作是否完全的重要方法，代碼覆蓋率（codecoverge）可以指示Verilog代碼描述的功能有多少在仿真過(guò)程中被驗(yàn)證過(guò)了，代碼覆蓋率分析包括以下分析內(nèi)容。
2012-04-29 12:35:037899 電子發(fā)燒友網(wǎng)核心提示： 關(guān)于Verilog代碼中命名的六大黃金規(guī)則。 1. 系統(tǒng)級(jí)信號(hào)的命名。 系統(tǒng)級(jí)信號(hào)指復(fù)位信號(hào)，置位信號(hào)，時(shí)鐘信號(hào)等需要輸送到各個(gè)模塊的全局信號(hào)；系統(tǒng)信號(hào)以字
2012-09-04 14:40:235744 電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中雙向管腳的功能實(shí)現(xiàn)源代碼。 Verilog HDL: Bidirectional Pin This example implements a clocked bidirectional pin in Verilog HDL.
2012-10-15 11:28:261525 電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中多路選擇器（MUX）的功能實(shí)現(xiàn)源代碼。注意：程序運(yùn)行在不同軟件平臺(tái)可能要作一些修改，請(qǐng)注意閱讀程序
2012-10-15 11:40:3221789 電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中二進(jìn)制到格雷碼轉(zhuǎn)換的功能實(shí)現(xiàn)源代碼。注意：程序運(yùn)行在不同軟件平臺(tái)可能要作一些修改，請(qǐng)注意閱讀程
2012-10-15 11:52:003612 電子發(fā)燒友網(wǎng)核心提示： 本例程是Verilog HDL源代碼：關(guān)于基本組合邏輯功能中7段譯碼器的功能實(shí)現(xiàn)源代碼。注意：程序運(yùn)行在不同軟件平臺(tái)可能要作一些修改，請(qǐng)注意閱讀程序中的注釋
2012-10-15 11:52:4022583 交通燈Verilog設(shè)計(jì)，關(guān)于FPGA的。
2022-03-22 12:07:3993 德國(guó)mk代碼分析德國(guó)mk代碼分析德國(guó)mk代碼分析
2016-01-15 17:03:029 verilog_代碼資料，非常實(shí)用的代碼示例。
2016-02-18 15:00:1036 verilog代碼規(guī)范，學(xué)會(huì)寫(xiě)代碼還不行，我們需要更加的規(guī)范。
2016-03-25 14:43:3824 verilog代碼規(guī)范，學(xué)會(huì)寫(xiě)代碼還不行，我們需要更加的規(guī)范。
2016-03-25 14:36:0534 verilog代碼規(guī)范，學(xué)會(huì)寫(xiě)代碼還不行，我們需要更加的規(guī)范。
2016-03-25 14:31:2763 verilog代碼規(guī)范，學(xué)會(huì)寫(xiě)代碼還不行，我們需要更加的規(guī)范。
2016-03-25 14:28:3435 verilog代碼規(guī)范，學(xué)會(huì)寫(xiě)代碼還不行，我們需要更加的規(guī)范。
2016-03-25 14:26:2624 適合verilog初學(xué)者的教程，可以好好參考學(xué)習(xí)。
2016-03-25 14:04:3516 八選一多路選擇器 Verilog代碼 附仿真結(jié)果（modelsim仿真）
2016-03-28 15:27:4232 ８乘８乘法器verilog源代碼，有需要的下來(lái)看看
2016-05-23 18:21:1624 8051 verilog 版代碼分享，有需要的下來(lái)看看。
2016-05-24 09:45:400 8051core-Verilog源代碼分享，有需要的下來(lái)看看。
2016-05-24 09:45:4014 cpu16_verilog源代碼分享，下來(lái)看看。
2016-05-24 09:45:4026 Verilog 入門的實(shí)例代碼，有需要的下來(lái)看看
2016-05-24 10:03:0519 verilog_代碼分享，有需要的朋友下來(lái)看看。
2016-05-24 10:03:0511 精品verilog實(shí)例程序代碼，下來(lái)看看。
2016-05-24 10:03:0546 Xilinx FPGA工程例子源碼：DDR SDRAM控制器verilog代碼
2016-06-07 14:13:4338 本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。
2016-07-15 15:27:000 學(xué)verilog 一個(gè)月了，在開(kāi)發(fā)板上面寫(xiě)了很多代碼，但是始終對(duì)一些問(wèn)題理解的不夠透徹，這里我們來(lái)寫(xiě)幾個(gè)例子仿真出阻塞和非阻塞的區(qū)別
2017-02-11 03:23:121194 因?yàn)?b class="flag-6" style="color: red">Verilog是一種硬件描述語(yǔ)言，所以在寫(xiě)Verilog語(yǔ)言時(shí)，首先要有所要寫(xiě)的module在硬件上如何實(shí)現(xiàn)的概念，而不是去想編譯器如何去解釋這個(gè)module
2017-02-11 16:18:112780 
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式
2017-11-09 17:34:587253 
本實(shí)驗(yàn)通過(guò)verilog代碼的編寫(xiě)，在EGO1開(kāi)發(fā)板上實(shí)現(xiàn)OLED的驅(qū)動(dòng)和內(nèi)容顯示。
2017-11-11 08:22:2518488 描述了浮點(diǎn)型算法的加、減、乘、除的verilog代碼，編寫(xiě)了6位指數(shù)位，20位小數(shù)位的功能實(shí)現(xiàn)并且通過(guò)仿真驗(yàn)證
2018-01-16 14:15:541 ISE 環(huán)境下基于 Verilog 代碼的仿真測(cè)試 在 Verilog 源代碼編寫(xiě)完畢后，需要編寫(xiě)測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否 滿足要求。ISE 軟件提供了兩種測(cè)試平臺(tái)的建立方法，一種
2018-02-24 10:20:551 本文首先介紹了verilog的概念和發(fā)展歷史，其次介紹了verilog的特征與Verilog的邏輯門級(jí)描述，最后介紹了Verilog晶體管級(jí)描述與verilog的用途。
2018-05-14 14:22:4443436 
本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。
2019-02-11 08:00:0095 高質(zhì)量的verilog代碼主要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。
2019-03-30 10:12:531780 
從數(shù)字電路中學(xué)到的邏輯電路功能，使用硬件描述語(yǔ)言(Verilog/VHDL)描述出來(lái)，這需要設(shè)計(jì)人員能夠用硬件編程思維來(lái)編寫(xiě)代碼，以及擁有扎實(shí)的數(shù)字電路功底。
2019-12-05 07:10:002977 
本文檔的主要內(nèi)容詳細(xì)介紹的是輕松成為設(shè)計(jì)高手Verilog HDL實(shí)用精解的源代碼合集免費(fèi)下載。
2019-11-29 17:13:00202 電路“胸有成竹”； 牢記可綜合Verilog HDL與電路結(jié)構(gòu)一一對(duì)應(yīng)的關(guān)系； 確認(rèn)電路指標(biāo)是什么：性能？面積？ 硬件思維方式，代碼不再是一行行的代碼而是一塊一塊的硬件模塊； 達(dá)到以上幾點(diǎn)，就可以確保寫(xiě)出行云流水般的高質(zhì)量代碼。 關(guān)于代碼與硬件電路的對(duì)應(yīng)關(guān)系，參見(jiàn)如下圖
2021-04-04 11:19:003838 
通過(guò)Verilog在SRAM讀寫(xiě)程序源代碼
2021-06-29 09:26:157 使用Matlab和Verilog實(shí)現(xiàn)fibonacci序列包括源代碼和testbench(電源技術(shù)論壇app)-使用Matlab和Verilog實(shí)現(xiàn)fibonacci序列，包括源代碼和testbench,適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
2021-09-16 14:41:5313 8位串轉(zhuǎn)并并轉(zhuǎn)串verilog代碼代碼+testbeach文件(新星普德電源技術(shù)有限)-8位串轉(zhuǎn)并，并轉(zhuǎn)串verilog代碼，代碼+testbeach文件，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
2021-09-16 14:55:1311 的完整 Verilog 代碼 。 在這個(gè)FPGA Verilog項(xiàng)目中，一些簡(jiǎn)單的處理操作都是在Verilog中實(shí)現(xiàn)的，比如反相、亮度控制和閾值操作。圖像處理操作由“parameter.v”文件選擇
2021-09-23 15:50:215111 公眾號(hào)自取代碼MSP430的代碼Verilog和VHDL都有，80C51的是Verilog寫(xiě)的，感興趣的可以下載參考。關(guān)注公眾號(hào)：AriesOpenFPGA回復(fù)：MSP430
2021-11-20 15:06:0814 任務(wù)和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復(fù)制相同的代碼，不如根據(jù)需求使用函數(shù)或任務(wù)，這是一種良好且常見(jiàn)的做法。為了便于代碼維護(hù)，最好使用子例程之類的函數(shù)或任務(wù)。
2022-03-15 11:01:191501 設(shè)計(jì)工程師需要關(guān)心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉(zhuǎn)覆蓋率（Toggle），狀態(tài)機(jī)覆蓋率。本文從ASIC設(shè)計(jì)的角度上來(lái)討論，如何寫(xiě)出高覆蓋率的Verilog代碼。
2022-05-26 17:30:213633 七分頻分頻器與飲料售貨機(jī)控制器verilog代碼分享
2022-09-01 15:35:560 寫(xiě)代碼是給別人和多年后的自己看的。 關(guān)于Verilog代碼設(shè)計(jì)的一些風(fēng)格和方法之前也寫(xiě)過(guò)一些Verilog有什么奇技淫巧？
2022-10-24 15:23:541011 相對(duì)于verilog1995的端口定義，這種定義方式將端口方向，reg或wire類型，端口位寬等信息都整合到了一起，減少了不必要的重復(fù)打字和出錯(cuò)幾率，也使得代碼長(zhǎng)度大大縮短，非常緊湊。
2022-12-22 14:33:23561 fpga學(xué)習(xí)，verilog學(xué)習(xí)，verilog經(jīng)典學(xué)習(xí)代碼
2023-02-13 09:32:1515 我們將介紹如何使用verilog參數(shù)和generate語(yǔ)句來(lái)編寫(xiě)可重用的verilog 代碼。
與大多數(shù)編程語(yǔ)言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來(lái)項(xiàng)目的開(kāi)發(fā)時(shí)間
2023-05-11 15:59:21647 本文將從Verilog和邊沿檢測(cè)的基本概念入手，介紹Verilog邊沿檢測(cè)的原理和應(yīng)用代碼示例。
2023-05-12 17:05:562183 
本文主要介紹ROM和RAM實(shí)現(xiàn)的verilog代碼版本，可以借鑒參考下。
2023-05-16 16:57:42799 以反引號(hào)（`）開(kāi)始的某些標(biāo)識(shí)符是 Verilog 系統(tǒng)編譯指令。編譯指令為 Verilog 代碼的撰寫(xiě)、編譯、調(diào)試等提供了極大的便利。
2023-05-29 16:43:421056 上文基2FFT的算法推導(dǎo)及python仿真推導(dǎo)了基2FFT的公式，并通過(guò)python做了算法驗(yàn)證，本文使用verilog實(shí)現(xiàn)8點(diǎn)基2FFT的代碼。
2023-06-02 12:38:57630 
電子發(fā)燒友網(wǎng)站提供《Verilog中Pmod ALS的SPI接口代碼.zip》資料免費(fèi)下載
2023-06-15 09:32:520 關(guān)于仿真里的后門訪問(wèn)，之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門讀寫(xiě)》中有做過(guò)介紹，其針對(duì)的都是針對(duì)以SpinalHDL中的代碼進(jìn)行的后門訪問(wèn)。今天來(lái)看看當(dāng)封裝了Verilog BlackBox時(shí)，在SpinalHDL仿真中如何進(jìn)行后門訪問(wèn)Verilog代碼。
2023-07-15 10:22:02460 
注：以R起頭的是對(duì)編寫(xiě)Verilog代碼的IP設(shè)計(jì)者所做的強(qiáng)制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個(gè)設(shè)計(jì)者遵守本規(guī)范可鍛煉命名規(guī)范性。
2023-08-15 16:23:411089 Verilog規(guī)范對(duì)于一個(gè)好的IC設(shè)計(jì)至關(guān)重要。
2023-08-17 10:14:07580 
JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)
2023-10-09 17:29:342004 
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