隨著現(xiàn)在AI的快速發(fā)展，使用FPGA和ASIC進行推理加速的研究也越來越多，從目前的市場來說，有些公....

在當(dāng)今飛速發(fā)展的通信技術(shù)領(lǐng)域，Xilinx RFSoC（Radio Frequency System....

今天我們看的這篇論文介紹了在多FPGA集群上實現(xiàn)高級并行編程的研究，其主要目標(biāo)是為非FPGA專家提供....

當(dāng)使用ram時，width是960bit，depth是16bit，只有15Kb大小， 為什么占用了很....

在數(shù)字設(shè)計的Implementation過程中，從RTL到GDSII的每一步都是高度計算密集型的。

在時序報告中，會顯示出clock path skew，如果時鐘偏移超過0.5ns，就需要額外關(guān)注了。

已從該架構(gòu)中移除BUFMRs、BUFRs、BUFIOs及其相關(guān)的路由資源，并被新的時鐘緩沖器、時鐘路....

單bit通過兩級同步打拍可以有效的解決亞穩(wěn)態(tài)問題。

UVM中的phase，按照其是否消耗仿真時間（$time打印出的時間）的特性，可以分成兩大類

先拋開UVM，回想一下我們在平時寫完程序后，是不是肯定需要灌一個激勵給DUT，然后再從DUT獲取結(jié)果....

Versal FPGA中最新的DSP原語DSP58，它在最新的DSP48版本上已經(jīng)有了許多改進，主要....

proFPGA是mentor的FPGA原型驗證平臺，當(dāng)然mentor被西門子收購之后，現(xiàn)在叫西門子E....

XC7K325T在FPGA圈可謂是家喻戶曉，很多FPGA工程師都用過，因為性價比非常高，又因為使用的....

XC7K325T在FPGA圈可謂是家喻戶曉，很多FPGA工程師都用過，因為性價比非常高，又因為使用的....

時序場景如下圖所示，clk0和clk1兩個時鐘輸入，經(jīng)過BUFGMUX后，輸出到后面的邏輯，但同時c....

時序場景如下圖所示，clk0和clk1兩個時鐘輸入，經(jīng)過BUFGMUX后，輸出到后面的邏輯，但同時c....

HBX-G500是一款高性能可編程加速卡，為AI、計算、網(wǎng)絡(luò)等領(lǐng)域，提供多通道的高帶寬存儲、高性能計....

lwIP（Lightweight IP）是一個為嵌入式系統(tǒng)設(shè)計的輕量級TCP/IP協(xié)議棧。

內(nèi)置校準(zhǔn): DDR3和DDR4控制器通常具有內(nèi)置的校準(zhǔn)機制，如ODT (On-Die Termina....

在zynq調(diào)試時，經(jīng)常需要更新xsa文件，更新步驟如下

前言：本文章為FPGA問答系列，我們會定期整理FPGA交流群（包括其他FPGA博主的群）里面 有價值....

??AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verificati....

?AXI接口雖然經(jīng)常使用，很多同學(xué)可能并不清楚Vivado里面也集成了AXI的Verificatio....

版圖文件很大，需要處理的數(shù)據(jù)量非常大，但本身的邏輯判斷并不復(fù)雜，所以通常不剛需高主頻機型，但要求多核....

對于發(fā)送時鐘和接收時鐘是同一時鐘的單周期路徑，時鐘抖動對建立時間有負(fù)面影響，但對保持時間沒有影響。

Vivado Schematic中的實線和虛線有什么區(qū)別？

FPGA中的Bank和Clock Region有什么關(guān)系？

我們以一個簡單的加法器為例，來看下如何用vcs+verdi仿真Verilog文件并查看波形。

在計算機中，CPU作為中央處理器，內(nèi)部包含了算術(shù)邏輯單元，可以實現(xiàn)數(shù)學(xué)運算。要計算1+1=2，就需要....

在默認(rèn)情況下，一個port只需要一個min和max的dealy值，如果我們設(shè)置兩次，那么第二次設(shè)置的....