UltraScale架構(gòu)的設(shè)備在時(shí)鐘架構(gòu)上有顯著的創(chuàng)新，全局時(shí)鐘緩沖器和局部時(shí)鐘緩沖器之間的差異很小。因此，7系列的區(qū)域時(shí)鐘緩沖器已被新的時(shí)鐘緩沖器取代，這些新的時(shí)鐘緩沖器具有更廣泛的全局覆蓋范圍，同時(shí)自動(dòng)利用局部時(shí)鐘緩沖器進(jìn)行時(shí)鐘的局部分配。CMT模塊由一個(gè)MMCM和兩個(gè)PLL組成。MMCM與7系列家族非常相似，而PLL則為I/O PHY時(shí)鐘提供了新特性，但在時(shí)鐘設(shè)備其他部分的功能和連接性方面有所減少。

與7系列FPGA的關(guān)鍵差異

已從該架構(gòu)中移除BUFMRs、BUFRs、BUFIOs及其相關(guān)的路由資源，并被新的時(shí)鐘緩沖器、時(shí)鐘路由和全新的I/O時(shí)鐘架構(gòu)所取代。

BUFGCTRL及其衍生物仍然可用。新架構(gòu)中引入了兩種新的全局時(shí)鐘緩沖器資源BUFGCE和BUFGCE_DIV。在局部時(shí)鐘層面，新的BUFCE_LEAF時(shí)鐘緩沖器提供了具有額外特性的局部垂直時(shí)鐘。

添加了用于GT時(shí)鐘分頻的BUFG_GT緩沖器。

現(xiàn)在可用的是一種新的改進(jìn)的時(shí)鐘路由架構(gòu)。現(xiàn)在有兩種類型的全局路由軌跡，稱為路由和分發(fā)。這兩種類型的路由都在CR級(jí)別提供了可分段的時(shí)鐘網(wǎng)絡(luò)。這兩種類型都可以由全局時(shí)鐘緩沖器驅(qū)動(dòng)。分發(fā)軌跡可以由路由軌跡或直接由時(shí)鐘緩沖器資源驅(qū)動(dòng)。分發(fā)軌跡提供了連接到UltraScale設(shè)備中所有時(shí)鐘點(diǎn)的連通性。

CMT現(xiàn)在有兩個(gè)PLL而不是一個(gè)。

MMCM與7系列設(shè)備中的MMCM相似。PLL具有與I/O PHY時(shí)鐘相關(guān)的新特性。然而，與其他時(shí)鐘相關(guān)的功能和連通性已經(jīng)減少，與7系列FPGA相比。例如，PLL不支持相位補(bǔ)償或外部反饋，輸出較少，與PHY時(shí)鐘共享電壓控制振蕩器（VCO），并且與其他特性相比，與7系列設(shè)備相比有所減少。因此，大多數(shù)客戶應(yīng)該使用MMCM進(jìn)行一般時(shí)鐘。然而，剩余的PLL也可以使用。

MMCM輸出時(shí)鐘頻率可以在不重置MMCM的情況下動(dòng)態(tài)更改。

時(shí)鐘區(qū)域的定義已經(jīng)改變。時(shí)鐘區(qū)域不再在水平方向跨越半個(gè)設(shè)備寬度。UltraScale架構(gòu)的時(shí)鐘區(qū)域具有固定寬度和高度的矩形形狀，并以瓦片形式組織。水平和垂直時(shí)鐘軌跡在時(shí)鐘區(qū)域邊界處分段。

時(shí)鐘能力引腳（CC）已被全局時(shí)鐘引腳（GC）所取代。此外，UltraScale+架構(gòu)具有高密度（HD）I/O銀行。這些銀行包含四個(gè)全局時(shí)鐘引腳，稱為HDGC，可以連接到BUFGCEs。

審核編輯：黃飛