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傅里葉的貓

文章:39 被閱讀:9.9w 粉絲數:3 關注數:0 點贊數:0

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FPGA和ASIC在大模型推理加速中的應用

隨著現在AI的快速發展,使用FPGA和ASIC進行推理加速的研究也越來越多,從目前的市場來說,有些公....
的頭像 傅里葉的貓 發表于 10-29 14:12 ?1750次閱讀
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推薦一款極具性價比的RFSoC開發平臺

在當今飛速發展的通信技術領域,Xilinx RFSoC(Radio Frequency System....
的頭像 傅里葉的貓 發表于 10-25 10:28 ?2072次閱讀
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在多FPGA集群上實現高級并行編程

今天我們看的這篇論文介紹了在多FPGA集群上實現高級并行編程的研究,其主要目標是為非FPGA專家提供....
的頭像 傅里葉的貓 發表于 07-24 14:54 ?1735次閱讀

請問Block RAM的資源如何計算?

當使用ram時,width是960bit,depth是16bit,只有15Kb大小, 為什么占用了很....
的頭像 傅里葉的貓 發表于 05-06 14:12 ?819次閱讀
請問Block RAM的資源如何計算?

傳統用于數字設計的CPU是否已經達到了容量極限?

在數字設計的Implementation過程中,從RTL到GDSII的每一步都是高度計算密集型的。
的頭像 傅里葉的貓 發表于 04-17 10:11 ?719次閱讀

哪些因此會導致時鐘skew過大呢?FPGA中降低時鐘skew的幾種方法

在時序報告中,會顯示出clock path skew,如果時鐘偏移超過0.5ns,就需要額外關注了。
的頭像 傅里葉的貓 發表于 03-13 09:06 ?2122次閱讀
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UltraScale系列與7系列FPGA的差異

已從該架構中移除BUFMRs、BUFRs、BUFIOs及其相關的路由資源,并被新的時鐘緩沖器、時鐘路....
的頭像 傅里葉的貓 發表于 03-12 10:03 ?1706次閱讀

為什么格雷碼可以輔助解決多bit跨時鐘域的問題??求解

單bit通過兩級同步打拍可以有效的解決亞穩態問題。
的頭像 傅里葉的貓 發表于 03-08 09:02 ?1750次閱讀
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UVM手把手教程系列(二)Phase機制簡單介紹

UVM中的phase,按照其是否消耗仿真時間($time打印出的時間)的特性,可以分成兩大類
的頭像 傅里葉的貓 發表于 02-29 09:26 ?1883次閱讀
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UVM手把手教程系列(一)UVM驗證平臺基礎知識介紹

先拋開UVM,回想一下我們在平時寫完程序后,是不是肯定需要灌一個激勵給DUT,然后再從DUT獲取結果....
的頭像 傅里葉的貓 發表于 02-27 09:08 ?7276次閱讀
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Versal FPGA中的浮點計算單元DSPFP32介紹

Versal FPGA中最新的DSP原語DSP58,它在最新的DSP48版本上已經有了許多改進,主要....
的頭像 傅里葉的貓 發表于 02-22 09:22 ?1946次閱讀
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原型平臺是做什么的?proFPGA驗證環境介紹

proFPGA是mentor的FPGA原型驗證平臺,當然mentor被西門子收購之后,現在叫西門子E....
的頭像 傅里葉的貓 發表于 01-22 09:21 ?2174次閱讀
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FPGA芯片XCKU5P的優勢

XC7K325T在FPGA圈可謂是家喻戶曉,很多FPGA工程師都用過,因為性價比非常高,又因為使用的....
的頭像 傅里葉的貓 發表于 01-09 09:47 ?2109次閱讀
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XKUC5P和XC7K325T的對比

XC7K325T在FPGA圈可謂是家喻戶曉,很多FPGA工程師都用過,因為性價比非常高,又因為使用的....
的頭像 傅里葉的貓 發表于 01-04 09:25 ?2445次閱讀
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經過BUFGMUX的時鐘該如何約束

時序場景如下圖所示,clk0和clk1兩個時鐘輸入,經過BUFGMUX后,輸出到后面的邏輯,但同時c....
的頭像 傅里葉的貓 發表于 12-19 12:56 ?1491次閱讀
經過BUFGMUX的時鐘該如何約束

經過BUFGMUX的時鐘該如何約束呢?

時序場景如下圖所示,clk0和clk1兩個時鐘輸入,經過BUFGMUX后,輸出到后面的邏輯,但同時c....
的頭像 傅里葉的貓 發表于 12-11 13:55 ?844次閱讀
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HPC領域的一款大殺器-HBX-G500大帶寬加速卡

HBX-G500是一款高性能可編程加速卡,為AI、計算、網絡等領域,提供多通道的高帶寬存儲、高性能計....
的頭像 傅里葉的貓 發表于 11-29 09:16 ?1335次閱讀
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lwip協議棧代碼分析

lwIP(Lightweight IP)是一個為嵌入式系統設計的輕量級TCP/IP協議棧。
的頭像 傅里葉的貓 發表于 10-29 17:37 ?2580次閱讀
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為什么DDR3/4不需要設置input delay呢?

內置校準: DDR3和DDR4控制器通常具有內置的校準機制,如ODT (On-Die Termina....
的頭像 傅里葉的貓 發表于 09-11 09:14 ?1129次閱讀

在zynq調試更新xsa文件的步驟有哪些?

在zynq調試時,經常需要更新xsa文件,更新步驟如下
的頭像 傅里葉的貓 發表于 08-14 09:14 ?1891次閱讀
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Vivado的Implementation階段約束報警告?

前言:本文章為FPGA問答系列,我們會定期整理FPGA交流群(包括其他FPGA博主的群)里面 有價值....
的頭像 傅里葉的貓 發表于 08-08 14:10 ?1615次閱讀

AXI VIP當作master時如何使用

??AXI接口雖然經常使用,很多同學可能并不清楚Vivado里面也集成了AXI的Verificati....
的頭像 傅里葉的貓 發表于 07-27 09:19 ?1545次閱讀
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的頭像 傅里葉的貓 發表于 07-27 09:16 ?2238次閱讀
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實戰演練:Calibre如何成為暴力堆機器之王

版圖文件很大,需要處理的數據量非常大,但本身的邏輯判斷并不復雜,所以通常不剛需高主頻機型,但要求多核....
的頭像 傅里葉的貓 發表于 07-17 15:25 ?961次閱讀
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clock skew會影響時序收斂嗎?

對于發送時鐘和接收時鐘是同一時鐘的單周期路徑,時鐘抖動對建立時間有負面影響,但對保持時間沒有影響。
的頭像 傅里葉的貓 發表于 06-12 09:15 ?809次閱讀
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Vivado Schematic中的實線和虛線有什么區別?

Vivado Schematic中的實線和虛線有什么區別?
的頭像 傅里葉的貓 發表于 06-06 11:13 ?1429次閱讀
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FPGA中Bank和Clock Region之前有什么關系?

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的頭像 傅里葉的貓 發表于 05-15 09:32 ?1495次閱讀
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如何用vcs+verdi仿真Verilog文件并查看波形呢?

我們以一個簡單的加法器為例,來看下如何用vcs+verdi仿真Verilog文件并查看波形。
的頭像 傅里葉的貓 發表于 05-08 16:00 ?7007次閱讀
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在計算機芯片里面實現1+1=2的過程

在計算機中,CPU作為中央處理器,內部包含了算術邏輯單元,可以實現數學運算。要計算1+1=2,就需要....
的頭像 傅里葉的貓 發表于 04-27 10:02 ?2707次閱讀
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set_input_delay中-add_delay的作用簡析

在默認情況下,一個port只需要一個min和max的dealy值,如果我們設置兩次,那么第二次設置的....
的頭像 傅里葉的貓 發表于 04-13 09:07 ?1531次閱讀