概述
AD9542的10個(gè)時(shí)鐘輸出與最多四個(gè)輸入基準(zhǔn)電壓源之一同步。數(shù)字鎖相環(huán)(DPLL)可減少與外部基準(zhǔn)電壓源相關(guān)的時(shí)序抖動(dòng)。借助數(shù)字控制環(huán)路和保持電路，即使所有參考輸入都失效，也能持續(xù)產(chǎn)生低抖動(dòng)輸出信號(hào)。

AD9542采用48引腳LFCSP (7 mm × 7 mm)封裝，額定溫度范圍為?40°C至+85°C。

請(qǐng)注意，在整篇數(shù)據(jù)手冊(cè)中，多功能引腳（如SDO/M5）由整個(gè)引腳名稱或引腳的單個(gè)功能表示；例如M5即表示僅與此功能相關(guān)。
數(shù)據(jù)表：*附件：AD9542雙路DPLL、四路輸入、10路輸出、多服務(wù)線路卡時(shí)鐘轉(zhuǎn)換器和抖動(dòng)清除器技術(shù)手冊(cè).pdf

應(yīng)用

• SyncE 抖動(dòng)清除和同步
• 光傳輸網(wǎng)絡(luò)(OTN)、SDH、宏和小型蜂窩基站
• 具有抖動(dòng)凈化功能的OTN映射/解映射
• 小型基站時(shí)鐘，包括基帶和無線電
• Stratum 2、Stratum 3e 和 Stratum 3 保持、抖動(dòng)清除及相位瞬態(tài)控制
• JESD204B 支持模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)時(shí)鐘
• 有線基礎(chǔ)設(shè)施
• 載波以太網(wǎng)

特性

• 雙路DPLL可同步2 kHz至750 MHz物理層時(shí)鐘，提供高噪聲參考源的頻率轉(zhuǎn)換以及抖動(dòng)凈化功能
• 符合 ITU-T G.8262 和 Telcordia GR-253 標(biāo)準(zhǔn)
• 支持 Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824 和 G.825
• 連續(xù)頻率監(jiān)控和參考驗(yàn)證，頻率偏差低至50 ppb
• 兩個(gè)DPLL具有24位小數(shù)分頻器和24位可編程模數(shù)
• 可編程數(shù)字環(huán)路濾波器帶寬：10?4 Hz至1850 Hz
• 自動(dòng)和手動(dòng)保持和參考切換，提供零延遲、無中斷或相位増建操作
• 基于優(yōu)先級(jí)的可編程參考切換，支持手動(dòng)、自動(dòng)恢復(fù)和自動(dòng)非恢復(fù)模式
• 5對(duì)時(shí)鐘輸出引腳，每對(duì)引腳均可用作差分LVDS/HCSL/CML或2路單端輸出（1 Hz至500 MHz）
• 2 個(gè)差分或 4 個(gè)單端輸入基準(zhǔn)電壓源
• 交叉點(diǎn)多路復(fù)用器將基準(zhǔn)輸入與 PLL 互連
• 支持嵌入式（調(diào)制）輸入/輸出時(shí)鐘信號(hào)
• 快速DPLL鎖定模式
• 提供內(nèi)部功能，結(jié)合晶振或晶體振蕩器的低相位噪聲以及TCXO或OCXO的頻率穩(wěn)定性和精度
• 為自主初始化提供外部EEPROM支持
• 1.8 V單電源供電，具有內(nèi)部調(diào)節(jié)特性
• 內(nèi)置溫度監(jiān)控/報(bào)警和溫度補(bǔ)償，可增強(qiáng)零延遲性能

功能框圖

引腳配置描述

典型性能特征

工作原理

概述

AD9542提供與所選（活動(dòng)）參考時(shí)鐘在相位和頻率上直接相關(guān)的時(shí)鐘輸出，但抖動(dòng)特性由系統(tǒng)時(shí)鐘、DCO和模擬輸出PLL（APLL）決定。AD9542支持多達(dá)四個(gè)參考輸入和輸入頻率，范圍從2 kHz到750 MHz。該器件有兩個(gè)數(shù)字PLL。

每個(gè)DPLL都有一個(gè)可編程數(shù)字環(huán)路濾波器，可極大地減少?gòu)幕顒?dòng)參考輸出的抖動(dòng)，并且這四個(gè)DPLL可以相互獨(dú)立運(yùn)行。AD9542支持手動(dòng)和自動(dòng)混頻功能。在混頻狀態(tài)下，AD9542會(huì)繼續(xù)提供輸出，就好像系統(tǒng)時(shí)鐘存在一樣。混頻輸出頻率是輸出頻率在過渡到混頻狀態(tài)之前歷史記錄的時(shí)間平均值。該器件提供手動(dòng)和自動(dòng)參考切換功能，當(dāng)活動(dòng)參考降級(jí)或完全失效時(shí)可用。

AD9542包含一個(gè)系統(tǒng)時(shí)鐘乘法器和兩個(gè)DPLL，每個(gè)都級(jí)聯(lián)有自己的APLL。

輸入信號(hào)首先進(jìn)入DPLL，DPLL執(zhí)行抖動(dòng)消除和大部分頻率轉(zhuǎn)換。每個(gè)DPLL都有一個(gè)48位DCO輸出，產(chǎn)生162 MHz至350 MHz范圍內(nèi)的信號(hào)。

DCO輸出進(jìn)入APLL，APLL將信號(hào)倍頻到2.424 GHz至3.323 GHz（通道0）或3.323 GHz至4.040 GHz（通道1）的范圍。經(jīng)過2分頻后，該信號(hào)被發(fā)送到時(shí)鐘分配部分，由32位Q分頻器和輸出驅(qū)動(dòng)器進(jìn)行分頻。通道0有六個(gè)輸出，通道1有四個(gè)輸出。

XOA和XOB輸入為系統(tǒng)時(shí)鐘提供輸入。這些引腳可接受20 MHz至300 MHz范圍內(nèi)的頻率，或25 MHz至52 MHz范圍內(nèi)的晶體連接，直接跨接在XOA和XOB引腳上。系統(tǒng)時(shí)鐘為頻率監(jiān)控器、DPLL和內(nèi)部切換邏輯提供時(shí)鐘。

AD9542有五個(gè)差分輸出驅(qū)動(dòng)器。五個(gè)輸出驅(qū)動(dòng)器中的每一個(gè)都有一個(gè)專用的32位可編程Q分頻器。

每個(gè)差分驅(qū)動(dòng)器可配置為500 MHz，可配置為帶外部上拉電阻的CML驅(qū)動(dòng)器，或帶外部下拉電阻的HCSL驅(qū)動(dòng)器。有三種驅(qū)動(dòng)強(qiáng)度：

• 7.5 mA模式用于CML和HCSL交流耦合LVDS。當(dāng)用作與LVDS兼容的驅(qū)動(dòng)器時(shí)，必須進(jìn)行交流耦合，并在差分對(duì)上端接一個(gè)100 Ω電阻。
• 15 mA模式產(chǎn)生電壓擺幅，與LVPECL兼容。如果需要LVPECL直流信號(hào)電平，設(shè)計(jì)者必須應(yīng)用交流耦合并重新偏置AD9542輸出。15 mA模式也可與圖34和圖35所示的端接方案一起使用，以產(chǎn)生具有共模LVDS偏置的LVDS信號(hào)。
• 12 mA模式介于其他兩種設(shè)置之間。

參考輸入物理連接

兩對(duì)引腳（REFA/REFAA和REFB/REFBB）為每個(gè)差分對(duì)的接收器提供參考。用戶可以將每個(gè)差分對(duì)重新配置為兩個(gè)單端參考輸入。為適應(yīng)具有緩慢上升沿和下降沿的差分信號(hào)和單端輸入接收器，采用遲滯。遲滯可防止接收器斷開連接或浮動(dòng)輸入導(dǎo)致無法振蕩。

配置為差分操作時(shí)，輸入接收器可交流耦合或直流耦合。如果輸入接收器配置為直流耦合LVDS模式，輸入接收器能夠接受直流耦合LVDS信號(hào)。接收器可內(nèi)部偏置以處理交流耦合操作；不過，內(nèi)部沒有50 Ω或100 Ω端接。