概述
AD9544的10個時鐘輸出與最多四個輸入基準電壓源之一同步。數字鎖相環(DPLL)可減少與外部基準電壓源相關的時序抖動。借助數字控制環路和保持電路，即使所有參考輸入都失效，也能持續產生低抖動輸出信號。

AD9544采用48引腳LFCSP (7 mm × 7 mm)封裝，額定溫度范圍為?40°C至+85°C。

請注意，在整篇數據手冊中，多功能引腳（如SDO/M5）由整個引腳名稱或引腳的單個功能表示；例如M5即表示僅與此功能相關。
數據表：*附件：AD9544四通道輸入、10路輸出、雙通道DPLL、1pps同步器和抖動清除器技術手冊.pdf

應用

• SyncE 和 GPS 同步和抖動清除
• 光傳輸網絡(OTN)、SDH、宏和小型蜂窩基站
• 具有抖動凈化功能的OTN映射/解映射
• 小基站時鐘，包括基帶和無線電
• Stratum 2、Stratum 3e 和 Stratum 3 保持、抖動清除及相位瞬態控制
• JESD204B 支持模數轉換器 (ADC) 和數模轉換器 (DAC) 時鐘
• 有線基礎設施
• 載波以太網

特性

• 雙路DPLL可同步1 Hz至750 MHz物理層時鐘，提供高噪聲參考源的頻率轉換以及抖動凈化功能
• 符合ITU-T G.8262和Telcordia GR-253
• 支持Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824和G.825
• 連續頻率監控和參考驗證，頻率偏差低至50 ppb
• 兩個DPLL具有24位小數分頻器和24位可編程模數
• 可編程數字環路濾波器帶寬：10^?4^ Hz 至 1850 Hz
• 自動和手動保持和參考切換，提供零延遲、無中斷或相位増建操作
• 基于優先級的可編程參考切換，支持手動、自動恢復和自動非恢復模式
• 5對時鐘輸出引腳，每對引腳均可用作差分LVDS/HCSL/CML或2路單端輸出（1 Hz至500 MHz）
• 2個差分或4個單端輸入基準電壓源
• 交叉點多路復用器將參考輸入互連至PLL
• 支持嵌入式（調制）輸入/輸出時鐘信號
• 快速 DPLL 鎖定模式
• 提供內部功能，結合晶振或晶體振蕩器的低相位噪聲以及TCXO或OCXO的頻率穩定性和精度
• 為自主初始化提供外部EEPROM支持
• 1.8 V 單電源供電，具有內部調節特性
• 內置溫度監控器/警報和溫度補償，可增強零延遲性能

功能框圖

引腳配置描述

典型性能特征

狀態與控制引腳

AD9544具有七個可獨立配置的數字CMOS狀態/控制引腳（M0至M6）。將Mx引腳配置為狀態引腳可使該引腳成為輸出。相反，將Mx引腳配置為控制引腳會使其成為輸入。寄存器0x0102至寄存器0x0108可同時配置引腳的方向（輸出或輸入）性質，以及相關狀態源或控制目標的選擇。在電源開啟或復位期間，Mx引腳會暫時變為高阻態，使器件能夠自動校準。圖46為Mx引腳功能的框圖。

Mx引腳邏輯采用特殊的寄存器寫檢測邏輯，以防止在Mx引腳功能發生變化時（尤其是從輸入模式切換到輸出模式或反之），這些引腳出現不可預測的行為。

當Mx引腳配置為輸出時，它會根據先前的功能運行，并遵循相應寄存器的設置。不過，向輸入/輸出更新寄存器進行寫入操作會導致引腳切換到新功能。請注意，將Mx引腳從輸出功能更改為其他輸出功能，無需特殊的定時設置來避免引腳出現輸入/輸出競爭情況。

當Mx引腳配置為輸入時，對特定Mx引腳功能寄存器進行編程會使所有Mx引腳控制功能與它們的輸入/輸出更新值保持一致。

將Mx引腳從輸出功能切換到輸入功能時，建議如下：首先，將Mx引腳功能從輸出編程為無操作（NOOP），并設置輸入/輸出更新。此配置可避免輸入/輸出競爭，因為在輸入/輸出更新斷言后，器件會繼續驅動Mx引腳。在斷言輸入/輸出更新后，器件會釋放Mx引腳，但會忽略引腳邏輯電平上的編程NOOP功能。注意，此建議是為了避免使用高阻抗源，因為Mx引腳配置為輸入時使用高阻抗源可能會導致內部電流消耗過大。其次，通過所需的外部源驅動Mx引腳為邏輯0或邏輯1，并將相關Mx引腳寄存器從NOOP編程為所需功能。

將Mx引腳從輸入功能切換到輸出功能時，建議是在向引腳寫入新功能并斷言輸入/輸出更新期間，將外部驅動源設置為高阻抗。