概述
AD9559是一款低環路帶寬時鐘倍頻器,可針對包括同步光纖網絡(SONET/SDH)的許多系統提供抖動清除和同步功能。AD9559產生的輸出時鐘可以與多達四路外部輸入參考時鐘同步。DPLL可以降低與外部參考時鐘相關的輸入時間抖動或相位噪聲。借助數字控制環路和保持電路,即使所有參考輸入都失效,AD9559也能持續產生低抖動輸出時鐘。
數據表:*附件:AD9559雙路PLL四通道輸入多服務線路卡自適應時鐘轉換器技.pdf
應用
特性
- 在保持模式下穩定性支持GR-1244 Stratum 3
- 支持平穩的參考切換,幾乎不會干擾輸出相位
- 支持Telcordia GR-253抖動產生、轉換和容差,適用于SONET/SDH至OC-192系統
- 支持ITU-T G.8262同步以太網從時鐘
- 支持ITU-T G.823、G.824、G.825和G.8261
- 自動/手動保持和參考切換
- 自適應時鐘可動態調整反饋分頻器,用于OTN映射/解映射應用
- 雙通道數字PLL架構,帶四個基準輸入電壓(單端或差分)
- 4x2交叉點允許任意基準輸入驅動任意PLL
- 輸入參考頻率范圍:2 kHz至1250 MHz
- 參考驗證和頻率監控(2 ppm)
- 欲了解更多特性,請參考數據手冊
框圖
引腳配置描述
典型性能特征
操作理論
AD9559提供的時鐘輸出與所選(活動)參考的相位和頻率直接相關,但其抖動特性由系統時鐘控制,而系統時鐘可通過數控振蕩器(DCO)以及模擬鎖相環(APLL)進行控制。
可以將AD9559看作是在一個封裝內集成了兩個AD9557,由一個4:2交叉開關控制參考輸入。AD9559支持多達125種參考輸入和輸入頻率,范圍從2kHz到250MHz。該產品包含兩個數字鎖相環(DPLL)。每個DPLL都有一個可編程數字低通濾波器,可大幅降低傳輸到活動輸出端的抖動,并且這兩個DPLL可以完全獨立運行。AD9559支持手動和自動切換。雖然在掉電期間,AD9559會繼續將輸出保持為高電平,前提是系統時鐘存在。保持輸出頻率是轉換到參考開關前輸出頻率歷史的一個時間平均值。如果活動參考降級或完全失效,該器件會激活手動和自動參考切換功能;在DPLL鎖定時,允許用戶動態更改時鐘分頻比。
AD9559包括一個系統時鐘乘法器、兩個DPLL和兩個APLL。系統時鐘首先進入DPLL,在這里進行抖動消除,并且大部分頻率轉換都在此完成。每個DPLL都有一個30位數控振蕩器(DCO),可產生175MHz至200MHz范圍內的信號。
DCO輸出進入APLL,APLL將信號倍頻至2.9GHz到4.2GHz的范圍。然后,該信號進入時鐘分配部分,時鐘分配部分帶有3分頻至11分頻的整數通道分頻器(1分頻至1024分頻)。
XOA和XOB輸入為系統時鐘提供輸入。這些位將10MHz至60MHz范圍內的參考時鐘映射到10MHz至50MHz的晶體連接,橫跨XOA和XOB輸入。系統時鐘為頻率仲裁器、DPLL和內部切換邏輯提供時鐘。
AD9559上的每個APLL都有兩個差分輸出驅動器。四個輸出驅動器中的每一個都有一個專用的10位可編程后置分頻器。每個差分驅動器都可以配置為單端差分輸出或雙單端CMOS輸出。時鐘分配部分的工作頻率高達1250MHz。
在差分模式下,輸出驅動器采用1.8V電源供電,以實現高性能,同時功耗最低。
有兩種不同的模式:LVDS模式和1.8V HSTL模式。電壓擺幅與LVPECL兼容。如果需要LVPECL信號電平,設計人員可以交流耦合AD9559輸出,并在目標端使用戴維南等效端接來驅動LVPECL輸入。
在單端模式下,每個差分輸出驅動器可以作為兩個單端CMOS輸出運行。OUTA、OUTB和OUT1A、OUT1B支持僅1.8V CMOS操作,而OUT0A、OUT0B支持1.8V或3.3V CMOS操作。
參考輸入物理連接
四對引腳(REFA、REFA_REFD、REFB)為參考時鐘接收器提供訪問通道。為適應上升沿和下降沿較慢的輸入信號,差分和單端輸入接收器均具有滯后特性。滯后特性還可確保未連接或懸空的輸入不會導致接收器振蕩。
在配置為差分模式運行時,輸入接收器可適應交流耦合或直流耦合輸入。2.5V和3.3V LVPECL等效的接收器在內部進行直流耦合。可處理交流耦合操作,但內部無50Ω或100Ω端接。
配置為單端操作時,輸入接收器呈現47kΩ(典型值)的下拉負載。用戶可編程閾值擺幅電壓范圍為3種,用于每個單端接收器。有關設置,請參見寄存器0x0300至寄存器0x037A。
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