概述
AD9517-1提供多路輸出時鐘分配功能,具有亞皮秒級抖動性能,并且片內集成鎖相環(PLL)和電壓控制振蕩器(VCO)。片內VCO的調諧頻率范圍為2.30 GHz至2.65 GHz。也可以使用高達2.4 GHz的外部VCO/VCXO。
AD9517-1具有出色的低抖動和相位噪聲特性,可極大地提升數據轉換器的性能,并且也有利于其它相位噪聲和抖動要求嚴苛的應用。
數據表:*附件:AD9517-1 12路輸出時鐘發生器,集成2.5GHz VCO技術手冊.pdf
AD9517-1具有四路LVPECL輸出(分為兩對)和四路LVDS輸出(分為兩對)。可以將每路LVDS輸出重新配置為兩路CMOS輸出。LVPECL輸出的工作頻率達1.6 GHz,LVDS輸出的工作頻率達800 MHz,CMOS輸出的工作頻率達250 MHz。
對于需要額外輸出的應用,可使用AD9520和AD9522,二者具有晶振基準電壓輸入、零延遲或用于啟動時自動配置的EEPROM。此外,AD9516和AD9518特性與AD9517相似,但輸出組合不同。
每對輸出均有分頻器,其分頻比和粗調延遲(或相位)均可以設置。LVPECL輸出的分頻范圍為1至32。LVDS/CMOS輸出的分頻范圍最高可達1024。
AD9517-1提供48引腳LFCSP封裝,可以采用3.3 V單電源供電。將電荷泵電源(VCP)與5V電壓相連時,可以使用外部VCO,它需要更寬的電壓范圍。獨立的LVPECL電源可以為2.5 V至3.3 V(標稱值)。
特性
- 低相位噪聲鎖相環(PLL)
片內VCO的調諧頻率范圍為2.30 GHz至2.65 GHz - 可選外部VCO/VCXO,最高達2.4 GHz
- 1路差分或2路單端參考輸入
- 參考監控功能
- 自動恢復和手動參考
切換/保持模式 - 支持最高250 MHz的LVPECL、LVDS或CMOS基準
- 可編程PFD路徑延遲
- 可選數字或模擬鎖定檢測
- 2對800 MHz LVDS時鐘輸出
- 可以將每路LVDS輸出重新配置為兩路250MHz CMOS輸出
- 2對1.6 GHz LVPECL輸出
每對輸出共用1至32分頻器和粗調相位延遲
加性輸出抖動:225 fs均方根值
通道間偏斜成對輸出小于10 ps - 每對輸出共用兩個1至32級聯分頻器和粗調相位延遲
加性輸出抖動:275 fs均方根值
可以精調每路LVDS輸出的延遲(Δt) - 上電時所有輸出自動同步
- 提供手動輸出同步
- 采用48引腳LFCSP封裝
框圖
時序圖
引腳配置描述
典型性能特征
鎖相環(PLL)
AD9517 集成了片內鎖相環(PLL)和片內壓控振蕩器(VCO)。PLL 模塊可與片內 VCO 配合使用,以創建完全鎖相的環路,也可與外部 VCO 或壓控晶體振蕩器(VCXO)配合使用。PLL 需要一個外部環路濾波器,該濾波器通常由少量電容和電阻組成。環路濾波器的配置和組件有助于建立 PLL 的環路帶寬和穩定性。
AD9517 的 PLL 可用于從輸入參考頻率生成時鐘頻率,這包括將參考頻率轉換為更高頻率以便后續分頻和分配。此外,PLL 還可用于清理輸入抖動,并對噪聲參考進行相位噪聲抑制。PLL 的具體參數和鎖定動態特性因應用而異。AD9517 的 PLL 具有高度的靈活性和深度,能夠適應多種不同的應用和信號環境。
靈活的配置
AD9517 允許對 PLL 進行靈活配置,以適應各種參考頻率、鑒頻鑒相器(PFD)比較頻率、VCO 頻率(內部或外部 VCO/VCXO)以及鎖相環動態特性。這通過各種設置來實現,包括 R 分頻器、N 分頻器、PFD 極性(僅適用于外部 VCO/VCXO)、防反沖脈沖寬度、電荷泵電流、內部 VCO 或外部 VCO/VCXO 的選擇以及環路帶寬。這些設置通過可編程寄存器進行管理(見表 52 和表 54),外部環路濾波器的設計也與之相關。
PLL 的成功運行和令人滿意的性能在很大程度上取決于 PLL 設置的正確配置。外部環路濾波器的設計對于 PLL 的正常運行至關重要。深入了解 PLL 理論和設計有助于優化性能。ADIsimCLK?(V1.2 或更高版本)是一款免費程序,可幫助探索 AD9517 的功能特性以及設計 PLL 環路濾波器,可在 www.analog.com/clocks 網站獲取。
鑒頻鑒相器(PFD)
PFD 接收來自 R 計數器和 N 計數器的輸入,并產生與它們之間的相位和頻率差成比例的輸出。PFD 包括一個可編程延遲元件,用于控制反沖脈沖寬度。此脈沖可確保 PFD 傳輸功能中不存在死區,并將參考雜散降至最低。反沖脈沖寬度由寄存器 0x017[1:0]設置。
需要注意的是,PFD 允許的最大頻率存在限制,該限制又決定了反沖脈沖設置。反沖脈沖設置在表 2 的鑒頻鑒相器參數中有詳細說明。
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