本節將介紹 CMOS 超大規模集成電路制造工藝流程的基礎知識，重點將放在工藝流程的概要和不同工藝步驟對器件及電路性能的影響上。圖3.1顯示了一個典型的現代CMOS邏輯芯片（以65nm 節點例）的結構，包括CMOS晶體管和多層互聯口。典型的襯底是P型硅或絕緣體上硅（SOI），直徑 200mm（8"）或300mm（12"）。局部放大圖顯示出了CMOS晶體管的多晶硅和硅化物柵層疊等細節，由多層銅互連，最上面兩層金屬較厚，通常被用于制造無源器件（電感或電容），頂層的鋁層用于制造封裝用的鍵合焊盤。

現代 CMOS晶體管的主要特征如圖3.2所示。在90nm CMOS 節點上，CMOS 晶體管的特征包括鈷-多晶硅化物或鎳-多晶硅化物多晶柵層疊、氮化硅柵介質、多層（ONO）隔離、淺源/漏（SD）擴展結和鎳硅化物 SD 深結。內部核心邏輯電路的晶體管典型操作電壓（1~1.3V），其溝道長度更短（50~70nm），柵介質更薄（25~30A），SD 擴展結更淺（200～300A）。IO電路的晶體管（即是連接芯片外圍電路的接口）的典型操作電壓是1.8V、2.5V或3.3V，相應的其溝道更長（100～200nm），柵介質更厚（40~70A），SD 擴展結更深（300～500A）。核心邏輯電路較小的操作電壓是為了最大限度減小操作功耗。在65nm 及45nmCMOS 節點，另一個特點是采用了溝道工程，通過沿晶體管溝道方向施加應力來增強遷移率（例如張應力對 NMOS中電子的作用利應力對 PMOS 中空穴的作用）。未來 CMOS在32nm 及以下的節點還會有新的特點，例如新的高k介質和金屬柵層疊, SiGe SD (對于 PMOS），雙應變底板，非平面溝道（FinFET）等。

現代 CMOS邏輯工藝流程的順序如圖3.3所示，工藝參數對應于90nm 節點。CMOS邏輯超大規模集成電路的制造通常是在P 型硅或絕緣體上硅（SOI）上，直徑 200mm（8"）或 300mm（12"）。工藝首先形成淺槽隔離（STI），然后形成 n-阱區域（對于 PMOS晶體管）和p-阱區域（對于 NMOS 晶體管）并分別對阱區域進行選擇性注入摻雜。然后為 NMOS 和PMOS晶體管生長柵氧，接下來形成多晶柵層疊。多晶柵層疊圖形化以后形成再氧化，補償和主隔離結構，接著完成 NMOS和 PMOS 的LDD 和源/漏注入摻雜。在這之后，沉積一層介質層，通過圖形化，刻蝕和鎢塞（W-plug）填充形成接觸孔。至此，NMOS 和 PMOS 晶體管已經形成了，這些工藝步驟通常被稱為前端制程（FEOL）。然后通過單鑲嵌技術形成第一層銅（M1），其他的互連通過雙鑲嵌技術實現。后端制程（BEOL）通過重復雙鑲嵌技術實現多層互連。

圖3.3中，步驟（a）～步驟（h）用于實現 CMOS 晶體管，稱為前端制程（FEOL）；步驟（i）～步驟（j）用于重復制造多層互聯，稱為后端制程（BEOL）。最頂層的兩層金屬和鋁層被用于制造無源器件和鍵合焊盤，沒有在這里進行介紹。