概述
ADCLK854是一款1.2 GHz/250 MHz LVDS/CMOS扇出緩沖器，針對低抖動、低功耗應用進行了優化。其配置范圍為12 LVDS至24 CMOS輸出，包括LVDS和CMOS輸出組合。三條控制線用于確定固定輸出塊（3/4組）為LVDS輸出還是CMOS輸出。

ADCLK854提供兩路可選輸入和休眠模式特性。IN_SEL引腳狀態確定被扇出至所有輸出的輸入。SLEEP引腳可使能休眠模式，以關斷器件。

包括LVPECL、LVDS、HSTL、CML、CMOS在內的各種單端和差分邏輯電平均可作為輸入。表8列出了各類連接的接口選項。

該器件采用48引腳LFCSP封裝，額定工作溫度范圍為?40°C至+85°C（標準工業溫度范圍）。
數據表：*附件：ADCLK854 1.8 V、12 LVDS 24 CMOS輸出的低功耗時鐘扇出緩沖器技術手.pdf

應用

• 低抖動時鐘分配
• 時鐘與數據信號恢復
• 電平轉換
• 無線通信
• 有線通信
• 醫療和工業成像
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 2個可選差分輸入
• LVDS/CMOS可選輸出
• 多達12 LVDS（1.2 GHz）或者24 CMOS（250 MHz）的輸出
• 每通道功耗：<12 mW（工作頻率為100 MHz）
• 綜合抖動：54 fs（12 kHz至20 MHz）
• 附加寬帶抖動：100 fs
• 傳播延遲：2.0 ns（LVDS）
• 輸出上升/下降時間：135 ps（LVDS）
• 輸出至輸出偏斜：70 ps（LVDS）
• 睡眠模式
• 引腳可編程控制
• 1.8 V電源

框圖

引腳配置描述

典型性能特征

功能描述

時鐘輸入

ADCLK854從兩個輸入中的一個接收時鐘輸入，并將選定的時鐘分配到所有輸出通道。輸出分為三組，每組三個輸出，并且可以設置為LVDS或CMOS電平。這允許從使用LVDS的12種到使用CMOS輸出的24種多種邏輯配置中進行選擇，以及使用這兩種邏輯的其他組合。

ADCLK854的差分輸入在內部進行自偏置。時鐘輸入有一個電阻分壓器，用于設置輸入的共模電平。互補輸入的偏置比真值低約30 mV，以避免在輸入信號停止時出現振蕩。等效輸入電路見圖20。

輸入可以是交流耦合或直流耦合。表8提供了輸入邏輯兼容性的參考。如果需要單端輸入，可以通過交流或直流耦合到差分輸入的一側來實現；將另一個輸入通過電容旁路到地。

交流耦合輸入應用

ADCLK854為交流耦合提供兩種選擇。第一種選擇不需要外部組件（不包括隔直電容），它允許用戶將參考信號耦合到時鐘輸入引腳。更多信息見圖29。

第二種選擇允許使用**V_{REF}引腳為ADCLK854設置直流偏置電平。V_{REF}引腳可以通過電阻連接到CLK和overline{CLK}。這種方法允許在ADCLK854處對信號進行較低阻抗的端接（更多信息見圖32）。內部偏置電阻與外部偏置電阻保持并聯。然而，內部電阻的相對高阻抗使得外部到V_{REF}**的端接起主導作用。當像前面提到的那樣，不希望僅使用內部偏置來偏移輸入時，這種方法也很有用。

時鐘輸出

每個驅動器由一個差分LVDS輸出或兩個單端CMOS輸出組成（始終同相）。當LVDS驅動器啟用時，相應的CMOS驅動器處于三態；當CMOS驅動器啟用時，相應的LVDS驅動器斷電并處于三態。圖21和圖22展示了等效輸出級。