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verilog中函數(shù)和任務(wù)對比

FPGA學(xué)習(xí)筆記 ? 來源:FPGA學(xué)習(xí)筆記 ? 作者:FPGA學(xué)習(xí)筆記 ? 2024-02-12 18:43 ? 次閱讀

verilog中,函數(shù)和任務(wù)均用來描述共同的代碼段,并且在模式內(nèi)任意位置被調(diào)用,提高代碼效率,讓代碼更加的直觀,提高代碼可讀性。但是在實(shí)際使用的過程中,函數(shù)和任務(wù)也存在諸多的不同,下面將對而這進(jìn)行對比,方便學(xué)習(xí)理解。

比較 函數(shù) 任務(wù)
輸入 函數(shù)至少需要包含一個輸入,端口類型不能包含inout類型 任務(wù)可以沒有或者有多個輸入,且端口聲明可以為inout類型
輸出 函數(shù)無輸出 任務(wù)可以沒有或者有多個輸出
返回值 函數(shù)有至少一個返回值 任務(wù)無返回值
仿真時間 函數(shù)從零時刻開始執(zhí)行 任務(wù)可以在非零時刻執(zhí)行
時序邏輯 函數(shù)不包含時序邏輯 任務(wù)不能出現(xiàn)always語句,但是可以使用延時之類的語句
調(diào)用 函數(shù)可以調(diào)用函數(shù)但是不能調(diào)用任務(wù) 任務(wù)可以調(diào)用任務(wù)和函數(shù)
語法規(guī)范 函數(shù)只能出現(xiàn)在賦值語句的右端 任務(wù)可以作為單獨(dú)的語句出現(xiàn)

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