11月10日，臺積電(TSMC)研究員兼副總裁L.C. Lu在短短26分鐘內用幾十張幻燈片講述了如何實現系統創新。臺積電是全球最大的半導體代工企業，其開放創新平臺(OIP)活動廣受歡迎，參與人數眾多，其提供的工藝技術和知識產權對許多半導體設計部門都非常有吸引力。臺積電的技術路線圖展示了FinFET和Nanosheet到2025年的計劃表。

從N3開始，有一個叫做FinFlex的新東西，它使用了設計技術協同優化(DTCO)，承諾在節能和高性能等領域提高功率、性能和面積(PPA)。使用FinFlex方法，設計師可以根據他們的設計目標，從三種晶體管配置中選擇:

?3-2fin blocks，用于高性能；

?2-2 fin，高效性能；

?2-1 fin，最低的功率，最佳密度；

進程節點N16到N3中使用的fin blocks選擇的歷史如下所示:

EDA供應商Synopsys, Cadence, Siemens EDA和ANSYS已經更新了他們的工具來支持FinFlex，在一個單一的SoC內，甚至可以混合不同的fin blocks。在時序關鍵路徑上，可以使用high-fin單元，而非關鍵路徑單元可以使用low fin。作為進程縮放效益的一個例子，Lu展示了一個ARM Cortex-A72 CPU，它在N7中實現了2fin，N5實現了2 fin，最后N3E實現了2-1 fin:

用于N3E的IP單元來自幾個供應商:TSMC, Synopsys, Silicon Creations, Analog Bits, memory, Cadence, Alphawave, GUC, Credo。知識產權準備有三種狀態:報告準備，設計工具包準備，以及開發狀態。

模擬IP

在臺積電，他們的模擬IP使用了更結構化的規則布局，這產生了更高的成品率，并讓EDA工具自動化模擬流，以提高生產率。TSMC模擬電池具有均勻的聚氧化物密度，有助于提高產量。他們的模擬遷移流、自動晶體管尺寸和匹配驅動Place和Route使Cadence和Synopsys工具實現設計流自動化。

模擬單元可以通過以下步驟進行遷移:原理圖遷移、電路優化、自動放置和自動路由。例如，使用模擬遷移流將VCO單元從N4遷移到N3E需要20天，而手動方法需要50天，大約快2.5倍。

3D Fabric

臺積電有三種封裝需要考慮:

?二維封裝

?InFO_oS

?InFO_PoP

?2.5 D封裝

?CoWoS

?三維封裝

?SoIC

?InFO-3D

在3D Fabric中有八種封裝選擇:

最近使用SoIC封裝的一個例子是數據中心CPU AMD EPYC處理器，其互連密度比2D封裝提高了200倍，比傳統3D堆疊提高了15倍，CPU性能提高了50-80%。

3D IC設計的復雜性是通過3Dblox解決的，這是一種使用通用語言實現EDA工具互操作性的方法，涵蓋了物理架構和邏輯連接。四大EDA供應商(Synopsys, Cadence, Siemens, Ansys)已經通過完成一系列五個測試用例:CoWoS-S, InFO-3D, SoIC, CoWoS-L 1, CoWoS-L 2，為3Dblox方法準備好了他們的工具。

臺積電建立了3DFabric聯盟，與跨領域的供應商合作:IP、EDA、設計中心聯盟(DCA)、云計算、價值鏈聯盟(VCA)、內存、OSAT、襯底、測試。在內存集成方面，臺積電與美光、三星內存和SK海力士合作，實現CoWoS和HBM的集成。EDA測試供應商包括:Cadence, Siemens EDA和Synopsys。IC測試供應商包括:Advantest和Teradyne。

總結

像AMD、AWS和NVIDIA這樣的半導體設計公司正在使用3DFabric聯盟，隨著2D、2.5D和3D封裝的推廣吸引更多的產品創意，這個數字只會隨著時間的推移而增加。臺積電擁有世界一流的工程團隊致力于DTCO的研發，有足夠的國際競爭使他們不斷創新新業務。臺積電在FinFlex上宣布的技術路線圖選擇將使數字、模擬和汽車細分市場受益。3D芯片設計由3DFabric聯盟的團隊支持。

審核編輯 ：李倩