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基于Block Design方法的Vivado FIR濾波器設計與仿真

電子設計 ? 來源:CSDN博主 ? 作者:chinkwoyu ? 2021-01-02 09:05 ? 次閱讀

最近在學習FPGA DSP相關設計,從濾波器開始學習,最開始先生成兩個正弦信號,產生混頻信號,通過modelsim仿真來驗證設計。 本案例用Block Design方法進行設計(也可以選擇編寫.v文件的形式進行設計)。

信號源產生
本次案例用DDS IP核產生兩個簡單的正弦信號,為了方便后面觀察,這里分別產生一個4M和一個5M的正弦信號。

pIYBAF9uIxWADR4BAABex0NulNE951.png

雙擊打開DDS IP核進入設置,對相關參數進行設置

本案例相關設置如下所示:

o4YBAF9uIx2ARhGKAAgnnDqw3OA830.png

pIYBAF9uIyWAdgOeAAdZjpjKR0k356.png


o4YBAF9uIyyAK65-AAdDUonA_eA356.png

設置完相關參數之后,可以在Output Frequencies中查看頻率信息。

pIYBAF9uIzOAKWLXAAY92z4i4zU867.png

同樣的,在Summary選項中查看設置的參數信息

o4YBAF9uIzuAXdR4AAfBWQQJHpg923.png

混頻
調用一個乘法器,將兩路正弦信號進行混頻,觀察混頻之后的信號。

pIYBAF9uIzyATei8AAAvVFNa2aQ483.png

連線
IP模塊選擇完成以后,就可以進行連線了,首先選中DDS IP的aclk管腳

pIYBAF9uIz2ALmOwAABF7NZrYU8248.png

右鍵點擊ackl引腳,點擊make external

o4YBAF9uI0CAch7tAAFyf9RGiBs793.png

會產生一個aclk的輸入管腳,然后把另外一個DDS IP核的aclk引腳連接到aclk輸入管腳上。

o4YBAF9uI0GASMgLAAB3MIYnvA0814.png

然后把兩個DDS的M_ASIS_DATA輸出管腳分別連接到mult_gen IP核的A和B上,之后,右鍵點擊P管腳,選擇make external自動生成輸出的管腳即可。

pIYBAF9uI0OAfVMNAAChGrDAkUI184.png

右鍵點擊空白處,選擇valid design,出現如下窗口,說明連接沒有錯誤。

pIYBAF9uI0SAfHDFAABU87yeVm4793.png

連線完成之后,ctrl+s保存一下工程,然后在source窗口里面,有一個類似于金字塔形狀的選項

o4YBAF9uI0aAXiloAABX5bK605U457.png

這個就是工程的BD文件,右鍵點擊,選擇create a HDL wapper,生成一個頂層文件。

o4YBAF9uI0iAd9zFAAHDC_oFHww445.png

仿真
工程建立完成以后,我們寫個TB文件對其進行仿真,測試代碼如下:
module tb_top(
);
reg aclk_0 ;
wire [31:0]S_0;
initial
begin
aclk_0 = 1;
end

always #5 aclk_0 = ~aclk_0 ;

DSP_TEST_wrapper DSP_TEST_wrapper_i
(.aclk_0(aclk_0),
.S_0(S_0));
endmodule

將測試文件添加進工程,點擊左側run simulation即可用modelsim進行仿真(需要將VIVADO和modelsim進行關聯,在SIMULATION選項進行設置)

仿真結果如下圖所示(我將兩路正弦信號也連了管腳出來,便于仿真觀察,也可以在modelsim中把DDS IP的信號添加進來觀察,效果一樣)

pIYBAF9uI0uAOnjfAAGyvO20WeE632.png

編輯:hfy


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