過(guò)去數(shù)十年來(lái)，為了擴(kuò)增芯片的晶體管數(shù)量以推升運(yùn)算效能，半導(dǎo)體制造技術(shù)已從1971年10，000nm制程進(jìn)步至2022年3nm制程，逐漸逼近目前已知的物理極限，但隨著人工智能、AIGC等相關(guān)應(yīng)用高速發(fā)展，設(shè)備端對(duì)于核心芯片的效能需求將越來(lái)越高; 在制程技術(shù)提升可能遭遇瓶頸，但是運(yùn)算資源需求持續(xù)走高的情況下，透過(guò)先進(jìn)封裝技術(shù)提升芯片之晶體管數(shù)量就顯得格外重要。

半導(dǎo)體先進(jìn)封裝技術(shù)

這兩年「先進(jìn)封裝」被聊得很多，「封裝」大概可以類比為對(duì)電子芯片的保護(hù)殼，保護(hù)電路芯片免受外界環(huán)境的不良影響。當(dāng)然芯片封裝還涉及到固定、散熱增強(qiáng)，以及與外界的電氣、訊號(hào)互連等問(wèn)題，而「先進(jìn)封裝」的核心還在「先進(jìn)」二字上，主要是針對(duì) 7nm 以下晶圓的封裝技術(shù); 然而，人工智能浪潮下，帶動(dòng)AI伺服需求成長(zhǎng)，也帶動(dòng)英偉達(dá)GPU繪圖芯片需求，而GPU的CoWoS先進(jìn)封裝產(chǎn)能供不應(yīng)求，那究竟什么是CoWoS？

什么是CoWoS？

CoWoS 是一種 2.5D、3D 的封裝技術(shù)，可以分成「CoW」和「WoS」來(lái)看。「CoW（Chip-on-Wafer）」是晶片堆疊; 「WoS（Wafer-on-Substrate）」則是將芯片堆疊在基板上。

CoWoS 就是把芯片堆疊起來(lái)，再封裝于基板上，最終形成 2.5D、3D 的形態(tài)，可以減少芯片的空間，同時(shí)還減少功耗和成本。下圖為CoWoS封裝示意圖，將邏輯芯片及HBM（高帶寬記憶體）先連接于中介板(Interposer)上，透過(guò)中介板內(nèi)微小金屬線來(lái)整合左右不同芯片的電子訊號(hào)，同時(shí)經(jīng)由「砂穿孔（TSV）」技術(shù)來(lái)連接下方基板，最終透過(guò)金屬球銜接至外部電路。

而2.5D與3D封裝技術(shù)則是差別在堆疊方式。2.5D 封裝是指將芯片堆疊于中間層之上或透過(guò)硅橋連接芯片，以水平堆疊的方式，主要應(yīng)用于拼接邏輯運(yùn)算芯片和高帶寬存儲(chǔ)器; 3D 封裝則是垂直堆疊芯片的技術(shù)，主要面向高效能邏輯芯片、SoC 制造。

2.5D和3D封裝的差異

先進(jìn)封裝，但不在封裝廠完成！

說(shuō)到先進(jìn)封裝，首先想到的會(huì)是臺(tái)積電而非傳統(tǒng)封測(cè)大廠，因?yàn)橄冗M(jìn)封裝已經(jīng)面臨到 7nm 以下，而傳統(tǒng)封裝廠研發(fā)速度已無(wú)法跟進(jìn)晶圓制程的腳步，其中 CoWoS 中的 CoW 部分過(guò)于精密，只能由臺(tái)積電制造，所以才會(huì)造就這番景象。同時(shí)，臺(tái)積電擁有許多全世界的高階客戶，為此「一條龍」的服務(wù)更能同時(shí)維持制程與封裝部分的良率，未來(lái)面對(duì)高階客戶的交付工作也將更為極致。

CoWoS技術(shù)優(yōu)勢(shì)

相較于傳統(tǒng)的芯片封裝技術(shù)，CoWoS技術(shù)有以下幾個(gè)優(yōu)勢(shì)：

高度密集：此技術(shù)可以使多個(gè)芯片在一個(gè)封裝中實(shí)現(xiàn)高度集成，從而可以在更小的空間內(nèi)提供更強(qiáng)大的功能。在需求高度集成的行業(yè)（例如互聯(lián)網(wǎng)、5G、人工智能等）中得到廣泛應(yīng)用。

高速和高可靠性：由于芯片與晶圓直接相連，從而可以提高信號(hào)傳輸速度和可靠性。同時(shí)，此技術(shù)還可以有效地縮短電子器件的信號(hào)傳輸距離，從而減少傳輸時(shí)延和能量損失。

高性價(jià)比：CoWoS技術(shù)可以降低芯片的制造成本和封裝成本，因?yàn)樗梢员苊鈧鹘y(tǒng)封裝技術(shù)中的繁瑣步驟（例如銅線纏繞、耗材成本高等），從而可以提高生產(chǎn)效率和降低成本。

CoWoS的應(yīng)用發(fā)展

高端芯片走向多個(gè)小芯片、內(nèi)存，堆疊成為必然發(fā)展趨勢(shì)，CoWoS 封裝技術(shù)應(yīng)用的領(lǐng)域廣泛，包含高效能運(yùn)算 HPC、AI 人工智能、數(shù)據(jù)中心、5G、物聯(lián)網(wǎng)、車用電子等等，可以說(shuō)在未來(lái)的各大趨勢(shì)，CoWoS 封裝技術(shù)會(huì)扮演著相當(dāng)重要的地位。

其中，蘋果公司在iPhone X中采用了CoWoS技術(shù)封裝A11芯片，從而提高了設(shè)備的性能和效率。

早年，，，蘋果iPhone處理器一直是三星的禁臠（luan:禁止別人染指的肉，比喻某種珍美的，僅獨(dú)自享有），，，但臺(tái)積電卻能自2016年以后，成為蘋果“A系列”處理器的獨(dú)家供應(yīng)商，從iPhone 7 ?A10 到iPhone 11 A13，其中A10是16nm工藝，A11是10nm技術(shù)，A12是7nm工藝，A13是7nm+EVU技術(shù)，按道理說(shuō)，7nm+EUV也是三星掌握的技術(shù),蘋果為何偏偏選擇臺(tái)積電？關(guān)鍵之一，就是臺(tái)積電開發(fā)的全新封裝技術(shù)CoWoS以及InFO。

蘋果

2013年量產(chǎn)的用于iPhone 5s的A7處理器由三星代工，黑色樹脂里面，采用的是超薄PoP（Package On Package）封裝，，直接將一顆1GB的DRAM與處理器疊在一起封裝，

三星是目前唯一可以量產(chǎn)DRAM和處理器的公司，也擁有自營(yíng)的封測(cè)廠，它來(lái)代工，整個(gè)A7處理器在一個(gè)屋頂下完成，在成本、整合上擁有巨大優(yōu)勢(shì)。

這個(gè)時(shí)候臺(tái)積電導(dǎo)入了CoWoS技術(shù)，理論上可讓處理器減掉多達(dá)70%的厚度。由于三星Galaxy系列智能手機(jī)對(duì)蘋果手機(jī)威脅越來(lái)越大，同時(shí)蘋果也想擺脫對(duì)三星的依賴，臺(tái)積電這個(gè)時(shí)候?qū)oWoS技術(shù)做了簡(jiǎn)化，降低了成本，，設(shè)計(jì)出了InFo封裝技術(shù)滿足蘋果需求，2016年11月一舉拿下蘋果iPhone 7訂單，
此后到現(xiàn)在一直通吃蘋果訂單。

過(guò)去的芯片效能都仰賴半導(dǎo)體制程的改進(jìn)而提升，但隨著元件尺寸越來(lái)越接近物理極限，芯片微縮難度越來(lái)越高，要保持小體積、高效能的晶片設(shè)計(jì)，半導(dǎo)體產(chǎn)業(yè)不僅持續(xù)發(fā)展先進(jìn)制程，同時(shí)也朝晶片架構(gòu)著手改進(jìn)，讓芯片從原先的單層，轉(zhuǎn)向多層堆疊。也因如此，先進(jìn)封裝也成為延續(xù)摩爾定律的關(guān)鍵推手之一，在半導(dǎo)體產(chǎn)業(yè)中引領(lǐng)浪潮。?

中介層（Interposer）分類

有源與無(wú)源

passive interposer: interposer上沒(méi)有任何的晶體管，僅僅走線

active interposer: interposer上可以集成處理邏輯，如router logic

臺(tái)積電根據(jù)中介層（interposer）的不同，將其“CoWoS”封裝技術(shù)分為三種類型。一種是“CoWoS_S（Silicon Interposer）”，它使用硅（Si）襯底作為中介層。這種類型是2011年開發(fā)的第一個(gè)“CoWoS”技術(shù)，在過(guò)去，“CoWoS”是指以硅基板作為中介層的先進(jìn)封裝技術(shù)。

另一種是“CoWoS_R（RDL Interposer）”，它使用重新布線層（RDL）作為中介層。

第三個(gè)是“CoWoS_L（Local Silicon Interconnect and RDL Interposer）”，它使用小芯片（chiplet）和RDL作為中介層。請(qǐng)注意，“本地硅互連”通常被臺(tái)積電縮寫為“LSI”。

先進(jìn)封裝是實(shí)現(xiàn)Chiplet的前提

芯片上數(shù)據(jù)的輸入和輸出 (I/O) 是計(jì)算芯片的命脈。處理器必須與外部世界進(jìn)行數(shù)據(jù)的發(fā)送和接收。摩爾定律使業(yè)界的晶體管密度大約每2年增加2倍，但 I/O數(shù)據(jù)的傳輸速率每4年才增加2倍，所以芯片需要容納更多的通信或I/O點(diǎn)才能跟上晶體管密度的增加速度。

Chiplet對(duì)先進(jìn)封裝提出更高要求。在芯片小型化的設(shè)計(jì)過(guò)程中，需要添加更多I/O來(lái)與其他芯片接口，裸片尺寸有必要保持較大且留有空白空間，導(dǎo)致部分芯片無(wú)法拆分，芯片尺寸小型化的上限被pad（晶片的管腳）限制。并且單個(gè)晶片上的布線密度和信號(hào)傳輸質(zhì)量遠(yuǎn)高于Chiplet之間，要實(shí)現(xiàn)Chiplet的信號(hào)傳輸，就要求發(fā)展出高密度、大帶寬布線的“先進(jìn)封裝技術(shù)”。

芯片的工作是執(zhí)行指令，處理數(shù)據(jù)，芯片間的互聯(lián)需要巨大的帶寬和超低的延時(shí)。既然單顆芯片的面積不能無(wú)限增加，將一顆芯片拆解為多顆芯片，分開制造再封裝到一起是一個(gè)很自然的想法。芯片間的互聯(lián)需要構(gòu)建強(qiáng)大的數(shù)據(jù)通路，即超高的頻率、超大的帶寬、超低的延時(shí)，以臺(tái)積電 CoWoS 技術(shù)為代表的先進(jìn)封裝技術(shù)也使之得到了解決。

審核編輯：黃飛

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