以下為臺(tái)積電芯片封裝技術(shù)演講PPT：

3DFabric概述

臺(tái)積電3D Fabric先進(jìn)封裝技術(shù)涵蓋2.5D和垂直模疊產(chǎn)品，如下圖所示。

集成的FanOut (InFO)封裝利用了由面朝下嵌入的模具組成的重構(gòu)晶圓，由成型化合物包圍。 在環(huán)氧晶片上制備了再分布互連層(RDL)。(InFO- l是指嵌入在InFO包中的模具之間的硅“橋晶片”，用于在RDL金屬化間距上改善模具之間的連接性。) 2.5D CoWoS技術(shù)利用microbump連接將芯片(和高帶寬內(nèi)存堆棧)集成在一個(gè)插入器上。最初的CoWoS技術(shù)產(chǎn)品(現(xiàn)在的CoWoS- s)使用了一個(gè)硅插入器，以及用于RDL制造的相關(guān)硅基光刻;通過硅通道(TSV)提供與封裝凸點(diǎn)的連接。硅插入器技術(shù)提供了改進(jìn)的互連密度，這對(duì)高信號(hào)計(jì)數(shù)HBM接口至關(guān)重要。最近，臺(tái)積電提供了一種有機(jī)干擾器(CoWos-R)，在互連密度和成本之間進(jìn)行權(quán)衡。 3D SoIC產(chǎn)品利用模塊之間的混合粘接提供垂直集成。模具可能以面對(duì)面的配置為向?qū)АSV通過(減薄的)模具提供連接性。

InFO和CoWoS產(chǎn)品已連續(xù)多年大批量生產(chǎn)。CoWoS開發(fā)中最近的創(chuàng)新涉及將最大硅插入器尺寸擴(kuò)展到大于最大光罩尺寸，以容納更多模具（尤其是HBM堆棧），將RDL互連拼接在一起。

SoIC Testchip

臺(tái)積電分享了最近的SoIC資格測(cè)試工具的結(jié)果，如下所示。

使用的配置是(N5)CPU裸片與(N6)SRAM裸片在面對(duì)背拓?fù)渲械拇怪苯雍稀＃ㄊ聦?shí)上，一家主要的CPU供應(yīng)商已經(jīng)預(yù)先宣布了使用臺(tái)積電的SoIC將垂直“最后一級(jí)”SRAM緩存芯片連接到CPU的計(jì)劃，該芯片將于2022年第一季度上市。）

SoIC設(shè)計(jì)流程

垂直模具集成的高級(jí)設(shè)計(jì)流程如下圖所示：

該流程需要同時(shí)關(guān)注自上而下的系統(tǒng)劃分為單獨(dú)的芯片實(shí)施，以及對(duì)復(fù)合配置中的熱耗散的早期分析，如上所述。

熱分析的討論強(qiáng)調(diào)了BEOL PDN和互連的低熱阻路徑與周圍電介質(zhì)相比的“chimney”性質(zhì)，如上所示。具體而言，臺(tái)積電與EDA供應(yīng)商合作提高SoIC模型離散化技術(shù)的準(zhǔn)確性，在最初通過粗網(wǎng)格分析確定的特定“熱點(diǎn)”區(qū)域應(yīng)用更詳細(xì)的網(wǎng)格。 臺(tái)積電還提出了一種方法，將熱分析結(jié)果納入SoIC靜態(tài)時(shí)序分析降額因子的計(jì)算。就像片上變化(OCV)依賴于(時(shí)鐘和數(shù)據(jù))時(shí)序路徑所跨越的距離一樣，SoIC路徑的熱梯度也是一個(gè)額外的降額因素。臺(tái)積電報(bào)告說，一個(gè)路徑的模上溫度梯度通常為~5-10C，一個(gè)小的平滑降額溫度時(shí)間裕度應(yīng)該足夠了。對(duì)于SoIC路徑，~20-30C的大梯度是可行的。對(duì)于溫差較小的路徑，覆蓋此范圍的平坦降額將過于悲觀——應(yīng)使用 SoIC 熱分析的結(jié)果來計(jì)算降額因子。

SoIC測(cè)試

IEEE 1838標(biāo)準(zhǔn)化工作與模對(duì)模接口測(cè)試(link)的定義有關(guān)。 與用于在印刷電路板上進(jìn)行封裝到封裝測(cè)試的芯片上邊界掃描鏈的IEEE 1149 標(biāo)準(zhǔn)非常相似，該標(biāo)準(zhǔn)定義了每個(gè)芯片上用于堆棧后測(cè)試的控制和數(shù)據(jù)信號(hào)端口。該標(biāo)準(zhǔn)的主要重點(diǎn)是驗(yàn)證在SoIC組裝過程中引入的面對(duì)面鍵合和TSV的有效性。 對(duì)于SoIC芯片之間的低速I/O，這個(gè)定義已經(jīng)足夠了，但是對(duì)于高速I/O接口，需要更廣泛的BIST方法。

用于SoIC的TSMC Foundation IP–LiteIO

TSMC的庫(kù)開發(fā)團(tuán)隊(duì)通常為每個(gè)硅工藝節(jié)點(diǎn)提供通用I/O單元(GPIO)。對(duì)于SoIC配置中的die-to-die連接，驅(qū)動(dòng)程序負(fù)載較少，臺(tái)積電提供了“LiteIO”設(shè)計(jì)。如下圖所示，LiteIO設(shè)計(jì)側(cè)重于優(yōu)化布局以減少寄生ESD和天線電容，從而實(shí)現(xiàn)更快的裸片之間的數(shù)據(jù)速率。

EDA啟用

下圖列出了最近與主要EDA供應(yīng)商合作為InFO和SoIC封裝技術(shù)開發(fā)的關(guān)鍵工具功能。

總結(jié)

臺(tái)積電繼續(xù)大力投資2.5D/3D先進(jìn)封裝技術(shù)開發(fā)。最近的主要舉措集中在3D SoIC直接芯片貼裝的方法上——即分區(qū)、物理設(shè)計(jì)、分析。具體來說，早期熱分析是必須的步驟。此外，臺(tái)積電還分享了他們的SoIC eTV資質(zhì)測(cè)試芯片的測(cè)試結(jié)果。2022年將見證3D SoIC設(shè)計(jì)的快速崛起。

審核編輯 ：李倩