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FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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【FPGA ZYNQ Ultrascale+ MPSOC教程】33.BRAM實(shí)現(xiàn)PS與PL交互
有時(shí)CPU需要與PL進(jìn)行小批量的數(shù)據(jù)交換,可以通過(guò)BRAM模塊,也就是Block RAM實(shí)現(xiàn)此要求。本章通過(guò)Zynq的GP Master接口讀寫PL端的...
步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)的基本原理及基于FPGA器件實(shí)現(xiàn)設(shè)計(jì)
步進(jìn)電機(jī)是把脈沖信號(hào)轉(zhuǎn)換成角位移或直線位移的執(zhí)行元件,是一種輸出與輸入數(shù)字脈沖相對(duì)應(yīng)的增量驅(qū)動(dòng)元件。具有定位精度高、慣性小、無(wú)積累誤差、啟動(dòng)性能好、易于...
2020-07-29 標(biāo)簽:fpgacpld步進(jìn)電機(jī) 8704 0
開發(fā)者福利 一文帶你了解Digilent Arty S7 FPGA開發(fā)板
Digilent為Arty FPGA開發(fā)板系列增加了新的成員——兩種不同規(guī)格的新的Arty S7,這款FPGA開發(fā)板是基于中等大小(size)的Xili...
基于Virtex-2p FPGA實(shí)現(xiàn)無(wú)線信道模擬器的應(yīng)用方案
多徑傳播信道的信道脈沖響應(yīng)模式是模擬一個(gè)離散的廣義平穩(wěn)非相關(guān)散射模型(WSSUS)。這樣的頻率選擇性衰落信道應(yīng)該滿足兩個(gè)假設(shè)條件:
在FPGA上實(shí)現(xiàn)一個(gè)模塊,求32個(gè)輸入中的最大值和次大值,32個(gè)輸入由一個(gè)時(shí)鐘周期給出。
2018-06-28 標(biāo)簽:fpga 8700 0
FPGA學(xué)習(xí)系列:20. ram控制器的設(shè)計(jì)(調(diào)用IP核)
設(shè)計(jì)背景: 隨機(jī)存取存儲(chǔ)器 (random access memory,RAM)又稱作隨機(jī)存儲(chǔ)器,是與CPU直接交換數(shù)據(jù)的內(nèi)部存儲(chǔ)器,也叫主存(內(nèi)存)。...
2018-06-18 標(biāo)簽:FPGA 8678 0
式中:xb(n) 表示第n個(gè)數(shù)據(jù)的第b位。由于x(n)為有限位數(shù)據(jù),且xb(n)的取值為[0,1],故 有2^N種不同的取值,又因?yàn)橐阎钥梢酝ㄟ^(guò)查...
Verilog如何編程?Verilog編程知識(shí)點(diǎn)總結(jié)
FPGA的設(shè)計(jì)就是將自己想要實(shí)現(xiàn)的邏輯通過(guò)計(jì)算機(jī)能夠理解的語(yǔ)言描述出來(lái),并讓計(jì)算機(jī)根據(jù)FPGA內(nèi)部的資源生成
高性能計(jì)算、金融領(lǐng)域應(yīng)用和低延時(shí)交易的FPGA解決方案
無(wú)論您的設(shè)計(jì)在硬件上遇到什么工程問(wèn)題,我們的FPGA平臺(tái)都可以比市場(chǎng)上其他任何FPGA平臺(tái)提供更快的速度,更好地解決工程問(wèn)題。 無(wú)論是高性能計(jì)算,低延遲...
基于FPGA的信號(hào)去直流系統(tǒng)的設(shè)計(jì)
利用FPGA進(jìn)行數(shù)字信號(hào)處理時(shí),信號(hào)中的直流分量通常需要去除,而直流分量在AD前段就存在,如果采用模擬電路去除直流分量比較復(fù)雜,因此通常在AD后端數(shù)字域...
2017-11-22 標(biāo)簽:fpga 8629 1
“FPGA+云"如何提高性能計(jì)算“FPGA+云"與“FPGA+端"的詳細(xì)對(duì)比
我知道,我對(duì)與電子有關(guān)的所有事情都很著迷,但不論從哪個(gè)角度看,今天的現(xiàn)場(chǎng)可編程門陣列(FPGA),都顯得“鶴立雞群”,真是非常棒的器件。如果在這個(gè)智能時(shí)...
基于FPGA的PCIe設(shè)備如何才能滿足PCIe設(shè)備的啟動(dòng)時(shí)間的要求?
根據(jù)PCIe的協(xié)議,當(dāng)設(shè)備啟動(dòng)后,PCIe設(shè)備必須滿足啟動(dòng)時(shí)間的要求,即上電后100ms內(nèi),完成PCIe設(shè)備的初始化。如果不能滿足PCIe設(shè)備啟動(dòng)時(shí)間的...
【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第八章】SD卡讀寫實(shí)驗(yàn)
SD卡是現(xiàn)在嵌入式設(shè)備重要的存儲(chǔ)模塊,內(nèi)部集成了nand flash控制器,方便了主機(jī)的的管理。本實(shí)驗(yàn)主要是練習(xí)對(duì)sd卡的扇區(qū)進(jìn)行讀寫,通常sd卡都有文...
利用AD574A設(shè)計(jì)基于FPGA的高速數(shù)據(jù)采集系統(tǒng)
利用AD574A設(shè)計(jì)基于FPGA的高速數(shù)據(jù)采集系統(tǒng),系統(tǒng)包含內(nèi)嵌雙口,在FPGA內(nèi)部實(shí)現(xiàn)的RAM用于寫入操作;地址計(jì)數(shù)器,用于提供存儲(chǔ)地址保存采集數(shù)據(jù)。...
2017-12-18 標(biāo)簽:fpga數(shù)據(jù)采集ad574a 8617 0
基于FPGA和嵌入式以太網(wǎng)W5500的TCP/IP協(xié)議棧實(shí)現(xiàn)設(shè)計(jì)
隨著網(wǎng)絡(luò)技術(shù)的發(fā)展,網(wǎng)絡(luò)帶寬不斷增大,系統(tǒng)處理網(wǎng)絡(luò)協(xié)議開銷越來(lái)越大。以太網(wǎng)具有易于集成、低成本以及傳輸距離遠(yuǎn)等特點(diǎn),越來(lái)越多的通信設(shè)備需要接入到以太網(wǎng)...
做芯片主要的缺點(diǎn)是投資大、時(shí)間周期長(zhǎng),芯片做好后里面的邏輯就不能修改。人工智能的算法一直在快速迭代,而做芯片至少要一兩年的時(shí)間,意味著只能支持舊的架構(gòu)和...
FPGA開發(fā)配置模式電路設(shè)計(jì)精華集錦
隨著FPGA 成為系統(tǒng)級(jí)解決方案的核心,大型、復(fù)雜設(shè)備常需要多片大規(guī)模的 FPGA。如果使用 PROM 進(jìn)行配置,需要很大的 PCB 面積和高昂的成本.
在現(xiàn)代電路設(shè)計(jì)中,一個(gè)系統(tǒng)往往包含了多個(gè)時(shí)鐘,如何在異步時(shí)鐘間傳遞數(shù)據(jù)成為一個(gè)很重要的問(wèn)題,而使用異步FIFO可以有效地解決這個(gè)問(wèn)題。異步FIFO是一...
有些FPGA學(xué)習(xí)者,看Xilinx的Datasheet會(huì)注意到Xilinx的FPGA沒(méi)有PLL,其實(shí)DCM就是時(shí)鐘管理單元。 1、DCM概述 DCM內(nèi)部...
2018-05-25 標(biāo)簽:FPGA 8581 0
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