1 引言

近年來(lái)，隨著FPGA的發(fā)展．以及相應(yīng)EDA開(kāi)發(fā)軟件的成熟，在FPGA上進(jìn)行數(shù)字信號(hào)處理的方法正顯示出巨大的優(yōu)勢(shì)，特別是隨著高密度、高速度FPGA器件的出現(xiàn)，加之FPGA高度靈活的在線(xiàn)可編程性。使得FPGA在需要高速數(shù)字信號(hào)處理的領(lǐng)域得到了越來(lái)越廣泛的應(yīng)用。

由于浮點(diǎn)數(shù)具備大動(dòng)態(tài)范圍以及可充分使用有效位的特點(diǎn)，浮點(diǎn)乘法運(yùn)算已經(jīng)成為 種最基本的運(yùn)算之一。其運(yùn)算的速度及所占的資源直接決定了系統(tǒng)的處理能力。但浮點(diǎn)乘法運(yùn)算相對(duì)于定點(diǎn)運(yùn)算來(lái)說(shuō)，運(yùn)算步驟及實(shí)現(xiàn)電路均比較復(fù)雜。因此，如何快速地以最少邏輯資源及時(shí)鐘節(jié)拍完成一次浮點(diǎn)運(yùn)算一直是學(xué)者們長(zhǎng)期研究的熱點(diǎn)和難點(diǎn)。最基本的雙輸入浮點(diǎn)乘法器設(shè)計(jì)經(jīng)過(guò)多年的發(fā)展，已經(jīng)取得了大量的成果【l-2}，而針對(duì)多輸入浮點(diǎn)乘法器的專(zhuān)門(mén)研究卻相對(duì)較少。傳統(tǒng)的多輸入浮點(diǎn)乘法器是采用雙輸入乘法器通過(guò)級(jí)聯(lián)結(jié)構(gòu)實(shí)現(xiàn)。如以四輸入為例，為了盡量提高運(yùn)算速度，則需要三個(gè)雙輸入浮點(diǎn)乘法器來(lái)實(shí)現(xiàn)，如圖1所示。

這種結(jié)構(gòu)的乘法器不僅成倍增加了計(jì)算所需流水線(xiàn)級(jí)數(shù)。而且也成倍增加了所需的邏輯資源。在高速數(shù)字信號(hào)處理的情況下顯然不合適。本文正是為了解決這一問(wèn)題．針對(duì)FPGA及多輸入浮點(diǎn)乘法器的結(jié)構(gòu)特點(diǎn)。提出了一種更適合于在FPGA上快速實(shí)現(xiàn)的浮點(diǎn)數(shù)據(jù)格式和高效的多輸入浮點(diǎn)乘法器結(jié)構(gòu)。

下面首先介紹浮點(diǎn)乘法器的基本運(yùn)算步驟．而后分析單精度浮點(diǎn)數(shù)據(jù)格式實(shí)現(xiàn)浮點(diǎn)乘法器的難點(diǎn)．再引出適合于FPGA實(shí)現(xiàn)的自定義26位浮點(diǎn)數(shù)據(jù)格式及高效的多輸入浮點(diǎn)乘法器結(jié)構(gòu)，最后給出在Xilinx公司Vi~ex系列芯片上的測(cè)試數(shù)據(jù)。

2 浮點(diǎn)乘法器的基本算法

浮點(diǎn)數(shù)據(jù)的格式有多種．不同格式的浮點(diǎn)數(shù)據(jù)在處理的流程及算法上基本相同。其中單精度（IEEE Single_Precision Std．754）浮點(diǎn)數(shù)據(jù)格式如圖2所示。

在IEEE Single_Precision標(biāo)準(zhǔn)中，數(shù)值是32-bit。其中bit-31是符號(hào)位，當(dāng)其為0時(shí)表示正數(shù)，1時(shí)為負(fù)數(shù)；Bit 30-23為范圍為0~255的正整數(shù)；Bit22~0表示數(shù)值的有效位。浮點(diǎn)數(shù)所表示的具體值可用下面的通式表示。其中當(dāng)e=0，f=0時(shí)v=0，尾數(shù)（1．f）中的‘1’為隱藏位。

一般來(lái)說(shuō)．浮點(diǎn)乘法器需要以下的操作步驟：

（1）指數(shù)相加：完成兩個(gè)操作數(shù)的指數(shù)相加運(yùn)算；

（2）尾數(shù)調(diào)整：將尾數(shù)f調(diào)整為1．f的補(bǔ)碼格式；

（3）尾數(shù)相乘：完成兩個(gè)操作數(shù)的尾數(shù)相乘運(yùn)算；

（4）規(guī)格化：根據(jù)尾數(shù)運(yùn)算結(jié)果調(diào)整指數(shù)位。并對(duì)尾數(shù)進(jìn)行舍入截位操作。規(guī)格化輸出結(jié)果。

第（1）步需一級(jí)8位加法操作；第（2）步中。將23位的無(wú)符號(hào)數(shù)根據(jù)符號(hào)位調(diào)整為24位的補(bǔ)碼．需一級(jí)取反操作和一級(jí)24位的加法操作；第（3）步即完成一級(jí)24位的乘法操作；第（4）步的規(guī)格化操作也需一級(jí)8位加法操作。在這4個(gè)步驟中，第（1）步和第（2）、（3）步可并行執(zhí)行。這樣要完成整個(gè)浮點(diǎn)乘法運(yùn)算需依次進(jìn)行一級(jí)24位加法、一級(jí)24位乘法（同時(shí)進(jìn)行8位加法操作）及一級(jí)8位的加法操作。在FPGA的實(shí)現(xiàn)中。運(yùn)算速度主要受限于乘法操作的速度．而目前的FPGA芯片中內(nèi)部集成的乘法器均為18x18位的固定結(jié)構(gòu)。則1個(gè)24x24的乘法器需要由4個(gè)18x18乘法器組成（相當(dāng)于兩級(jí)18x18乘法操作）。顯然。采用IEEE Single_Precision Std．754浮點(diǎn)數(shù)據(jù)格式的浮點(diǎn)乘法器難以達(dá)到很高的運(yùn)算速度，且所需的資源較多，運(yùn)算時(shí)延至少需3個(gè)時(shí)鐘節(jié)拍。這樣，在FPGA上實(shí)現(xiàn)四輸入的浮點(diǎn)乘法功能最少也需要5~6級(jí)的流水線(xiàn)運(yùn)算。且需12個(gè)

18x18乘法器資源。

3 自定義26位浮點(diǎn)數(shù)據(jù)格式

由上文分析可知．浮點(diǎn)乘法器的運(yùn)算速度主要由FPGA內(nèi)部集成的硬件乘法器決定。如果將24位的尾數(shù)修改為18位的尾數(shù)。則可在盡量保證運(yùn)算精度的前提下最大限度地提高浮點(diǎn)乘法運(yùn)算的速度，同時(shí)也可大量減少所需的乘法器資源。IEEE標(biāo)準(zhǔn)中尾數(shù)設(shè)置的隱藏位主要是考慮節(jié)約寄存器資源．而FPGA內(nèi)部具有豐富的寄存器資源。如直接將尾數(shù)表示成18位的補(bǔ)碼格式，則可減少第（2）步的運(yùn)算。也即可以減少一級(jí)流水線(xiàn)操作。同時(shí)。在FPGA進(jìn)行數(shù)字信號(hào)處理的系統(tǒng)中。一般處理的數(shù)據(jù)都是處理AD采樣送出的信號(hào)，其分辨率一般取12-16位，取18位有效位數(shù)即可滿(mǎn)足絕大多數(shù)的情況。由此我們定義一種新的浮點(diǎn)數(shù)據(jù)格式，如圖3所示。

浮點(diǎn)數(shù)所表示的具體值可用下面的通式表示：

其中m為18位定點(diǎn)補(bǔ)碼數(shù)。小數(shù)點(diǎn)定在最高位與次高位之間，這樣m表示范圍為一1≤m《1的小數(shù)：e仍為范圍為0-255的正整數(shù)。且規(guī)定當(dāng)m=0或e=-32時(shí)值為0。這種浮點(diǎn)數(shù)據(jù)格式與單精度格式的區(qū)別在于：自定義格式將原來(lái)的符號(hào)位與尾數(shù)位合成18位的補(bǔ)碼格式定點(diǎn)小數(shù)，表示精度有所下降．卻可大大節(jié)約乘法器資源（由4個(gè)18x18乘法器減少到1個(gè)），并極大提高運(yùn)算速度（由二級(jí)18x18乘法運(yùn)算減少到一級(jí)運(yùn)算）。

4 高效的多輸入浮點(diǎn)乘法器結(jié)構(gòu)

由以上分析可知，傳統(tǒng)的級(jí)聯(lián)形式實(shí)現(xiàn)多輸入浮點(diǎn)乘法運(yùn)算在結(jié)構(gòu)上有大量的無(wú)謂重復(fù)，從而不可避免地導(dǎo)致邏輯資源的浪費(fèi)及計(jì)算時(shí)延的增加。采用自定義的26位浮點(diǎn)數(shù)據(jù)格式來(lái)實(shí)現(xiàn)浮點(diǎn)乘法器只需2級(jí)流水線(xiàn)操作．則級(jí)聯(lián)結(jié)構(gòu)的四輸入浮點(diǎn)乘法器至少需4級(jí)流水線(xiàn)操作。仔細(xì)觀(guān)察多輸入浮點(diǎn)乘法器的特點(diǎn)就不難發(fā)現(xiàn)。只要在結(jié)構(gòu)上將二輸入浮點(diǎn)乘法器的各個(gè)步驟推廣到多輸入形式。就可以大量節(jié)約資源和時(shí)延。其結(jié)構(gòu)框圖如圖4所示。

5 測(cè)試分析

我們?cè)赬ilinx公司的Virtex芯片上對(duì)本文提出的高效結(jié)構(gòu)的實(shí)現(xiàn)代碼進(jìn)行了測(cè)試與仿真，測(cè)試數(shù)據(jù)如表1所示。測(cè)試采用的開(kāi)發(fā)環(huán)境為ISE6.3-01i。編程語(yǔ)言為VHDL，綜合工具為Synplify Pro v7.6．仿真工具為Modelsim 5.8b。

從表1中可以清楚地看到．采用新的浮點(diǎn)數(shù)據(jù)格式及適合于多輸入浮點(diǎn)乘法器的高效結(jié)構(gòu)，其時(shí)鐘頻率較高（Xc2vpx20-

7最高可達(dá)143．76MHz），只需3級(jí)流水操作，且所占用的資源也較少。可以應(yīng)用于實(shí)時(shí)性高的數(shù)字信號(hào)處理場(chǎng)合。依據(jù)圖4所設(shè)計(jì)的四輸入浮點(diǎn)乘法器目前已成功應(yīng)用于作者所從事的工程項(xiàng)目中。