使用基于 FPGA 原型方法，我們需要 RTL，因此它不太適合研究算法或架構(gòu)，因?yàn)檫@兩者通常不采用 RTL 方式表達(dá)。對(duì)軟件來說，F(xiàn)PGA 原型設(shè)計(jì)的優(yōu)勢(shì)是在當(dāng) RTL 成熟得可以構(gòu)建硬件平臺(tái)的時(shí)候，軟件可在更加準(zhǔn)確以及更加真實(shí)的環(huán)境中運(yùn)行。對(duì)那些具有天馬行空想法的人來說，可以編寫少量 RTL 在 FPGA 上運(yùn)行，進(jìn)行可行性研究。這是一種極少而又非常重要的FPGA 原型設(shè)計(jì)的使用方法，但別把它和整個(gè) SoC 的系統(tǒng)級(jí)或算法研究混淆在一起。

持續(xù)性是關(guān)鍵

優(yōu)秀的工程師往往會(huì)為其工作選擇適當(dāng)?shù)墓ぞ撸珣?yīng)該隨時(shí)有一種方法可以將半成品交給他人繼續(xù)完成。我們應(yīng)該能夠在盡量不增加工作量的情況下，將來自 ESL 模擬的設(shè)計(jì)移交給基于 FPGA 的原型。此外，部分 ESL 工具還可通過高層次綜合實(shí)現(xiàn)設(shè)計(jì)，生成 RTL 供 SoC 項(xiàng)目整體使用。基于FPGA 的原型能夠接收該 RTL，并以高周期精度在電路板上運(yùn)行。但我們需要再次等到 RTL 相對(duì)穩(wěn)定下來，這需要等到項(xiàng)目軟硬件分區(qū)和架構(gòu)研究階段完成后。

采用 FPGA 進(jìn)行原型設(shè)計(jì)的原因是什么呢？

當(dāng)前 SoC 是從算法研究人員到硬件設(shè)計(jì)人員，乃至軟件工程師和芯片布局團(tuán)隊(duì)等眾多專家的工作結(jié)晶，在項(xiàng)目不斷發(fā)展的同時(shí)，各類專家也都有自己的需求。SoC 項(xiàng)目的成功很大程度上取決于上述各類專家所使用的硬件驗(yàn)證、軟硬件聯(lián)合驗(yàn)證以及軟件驗(yàn)證的方法，基于 FPGA 原型設(shè)計(jì)可為每一類專家?guī)砀鞣N不同的優(yōu)勢(shì)。

對(duì)于硬件團(tuán)隊(duì)而言，驗(yàn)證工具的速度可對(duì)驗(yàn)證吞吐量產(chǎn)生巨大的影響。在大多數(shù) SoC 開發(fā)中，有必要隨項(xiàng)目的成熟運(yùn)行多次仿真，重復(fù)回歸測(cè)試。仿真器和模擬器是用于這類 RTL 驗(yàn)證的最常用平臺(tái)。然而即便使用基于 TLM的模擬與建模，由于長(zhǎng)時(shí)間的運(yùn)行，RTL 內(nèi)部或 RTL 與外部激勵(lì)物之間的部分互動(dòng)仍然不能在仿真或模擬中重新創(chuàng)建。因此一些團(tuán)隊(duì)采用基于 FPGA 原型為這種硬件測(cè)試提供具有更高性能的平臺(tái)。例如，我們可以在近乎實(shí)時(shí)的條件下運(yùn)行整個(gè)操作系統(tǒng)的引導(dǎo)程序，節(jié)省需要花上數(shù)天才能達(dá)到相同目的的模擬時(shí)間。

對(duì)于軟件開發(fā)團(tuán)隊(duì)而言， 基于FPGA原型可為目標(biāo)芯片提供獨(dú)特的流片前模型，能夠在開發(fā)接近尾聲時(shí)高速、高度準(zhǔn)確地進(jìn)行軟件調(diào)試。

對(duì)于整個(gè)團(tuán)隊(duì)而言，SoC 項(xiàng)目的關(guān)鍵階段是在軟硬件初次結(jié)合的時(shí)候。硬件將由最終軟件執(zhí)行，而執(zhí)行方式可能是單純硬件驗(yàn)證方案難以預(yù)見或預(yù)測(cè)的，從而最終將出現(xiàn)新的硬件問題。這在多核系統(tǒng)中或者在那些運(yùn)行同步實(shí)時(shí)應(yīng)用的系統(tǒng)中特別普遍。如果這種軟硬件的采用要等到第一個(gè)器件制造完畢后，那么毫不夸張地說，到那時(shí)再發(fā)現(xiàn)新的缺陷就不太好了。

基于 FPGA原型有助于盡早地將軟件引入具有高周期精度的高速硬件模型。SoC 團(tuán)隊(duì)經(jīng)常告訴我們，F(xiàn)PGA 原型設(shè)計(jì)的最大優(yōu)勢(shì)就是在第一個(gè)器件上市時(shí)，系統(tǒng)和軟件都已準(zhǔn)備就緒，當(dāng)天便可運(yùn)行。