vhdl和verilog介紹

　　VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE-1076（簡稱87版）之后，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，簡稱93版。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。

　　Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。

　　vhdl和verilog的共同點

　　1、能形式化地抽象表示電路的行為和結(jié)構(gòu)；

　　2、支持邏輯設(shè)計中層次與范圍地描述；

　　3、可借用高級語言地精巧結(jié)構(gòu)來簡化電路行為和結(jié)構(gòu)；具有電路仿真與驗證機制以保證設(shè)計的正確性；

　　4、支持電路描述由高層到低層的綜合轉(zhuǎn)換；

　　5、硬件描述和實現(xiàn)工藝無關(guān)；

　　6、便于文檔管理；

　　7、易于理解和設(shè)計重用

　　vhdl和verilog的區(qū)別

　　Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設(shè)計群體，成熟的資源也比 VHDL 豐富。 Verilog 更大的一個優(yōu)勢是：它非常容易掌握，只要有 C 語言的編程基礎(chǔ)，通過比較短的時間，經(jīng)過一些實際的操作，可以在 2 ～ 3 個月內(nèi)掌握這種設(shè)計技術(shù)。而 VHDL 設(shè)計相對要難一點，這個是因為 VHDL 不是很直觀，需要有 Ada 編程基礎(chǔ)，一般認(rèn)為至少要半年以上的專業(yè)培訓(xùn)才能掌握。

　　目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面范圍方面有所不同。一般認(rèn)為 Verilog 在系統(tǒng)級抽象方面要比 VHDL 略差一些，而在門級開關(guān)電路描述方面要強的多。

　　近 10 年來， EDA 界一直在對數(shù)字邏輯設(shè)計中究竟用哪一種硬件描述語言爭論不休，目前在美國，高層次數(shù)字系統(tǒng)設(shè)計領(lǐng)域中，應(yīng)用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和***和美國差不多；而在歐洲 VHDL 發(fā)展的比較好。在中國很多集成電路設(shè)計公司都采用 Verilog。誰好誰壞看你個人的需求了。

　　vhdl和verilog的應(yīng)用實例

　　用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程為：

　　1、文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

　　2、功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）

　　3、邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號的連接關(guān)系。邏輯綜合軟件會生成.edf（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。

　　4、布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計好的邏輯安放到PLD/FPGA內(nèi)

　　5、時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真）

　　6、編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中 通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具（如MAXPLUSII，F(xiàn)oundation，ISE）中完成，但許多集成的PLD開發(fā)軟件只支持VHDL/Verilog的子集，可能造成少數(shù)語法不能編譯，如果采用專用HDL工具分開執(zhí)行，效果會更好，否則這么多出售專用HDL開發(fā)工具的公司就沒有存在的理由了。

　　vhdl和verilog哪個好

　　1、最近和朋友談到這個問題， 他們選的是 Verilog， 原因是IP 供貨商大多提供 Verilog， 如果你的 Project 是由頭做到尾都自己來， 不用別人的 IP 那么， 我想問題不大， 但如果你未來會開 ASIC 需要整合 IP 供貨商的 IP 那么建議你用 Verilog！

　　2、以前的一個說法是：在國外學(xué)界VHDL比較流行，在產(chǎn)業(yè)界Verilog比較流行。

　　3、說技術(shù)上有多大優(yōu)勢都是沒什么意義的，有些東西也不是技術(shù)決定的，大家都覺得VHDL沒前途，它就沒有前途了。

　　4、 VHDL太陳腐了。Verilog2001標(biāo)準(zhǔn)剛推出來沒兩年，明年又要推出verilog2005標(biāo)準(zhǔn)了，現(xiàn)在草案都是第三稿了。再看看VHDL，一點發(fā)展動靜都沒有，怎么能跟得上時代的要求啊，怎么能做得了系統(tǒng)級概念設(shè)計、集成、仿真和驗證啊

　　5、verilog適合算法級，rtl，邏輯級，門級，而vhdl適合特大型的系統(tǒng)級設(shè)計，也就是在系統(tǒng)級抽象方面比verilog好。

　　6、I know both languages equally well.When asked which one I prefer，I usually answer that I was asked the wrong question.The right question should be“Which one do I hate the least？”And the answer to that question is ：“the one I‘m not currently working with”。

　　7、Verilog code 運行快，simulation performance 好，所以netlist都用verilog，VHDL package 比較好，但寫得費事。

　　8、國內(nèi)VHDL看到的更多一些，國外應(yīng)該都是Verilog，你看看常見的這些EDA軟件對Verilog的支持程度就知道了，如Modelsim、Debussy、Synplify、LDV。 從我的實踐看，絕對是Verilog流行，當(dāng)然，也可能是我孤陋寡聞了。選擇哪個語言其實是跟你在哪個公司上班有關(guān)，公司用哪個你就得用哪個，如果你現(xiàn)在還沒有上班，那你要看看你要應(yīng)聘哪個公司，比如你應(yīng)聘我們公司的話呢，那肯定就是Verilog了。從電路設(shè)計上說，道理都是相通的，上手還是不成問題，不過從語言、語法的角度講，差異還是很大的，要發(fā)揮語言、代碼本身的全部功能、潛力，沒有一兩年的使用是不行的。

　　9、應(yīng)該說隨著IC設(shè)計的發(fā)展，用Verilog的越來越多，VHDL越來越少，我感覺這絕對是一個趨勢。其實語言本身是其次，重要的是你所在的團(tuán)隊、公司用的是什么。你可能誤解了，國內(nèi)幾個大公司IC設(shè)計都是用的Verilog，如huawei、中興等。

　　10、Verilog就像C，VHDL就像PASCAL。

　　11、VHDL比較嚴(yán)謹(jǐn)，Verilog比較自由，初學(xué)還是用VHDL比較好，初學(xué)用Verilog會比較容易出錯。在國外，VHDL是本科課程，Verilog是研究生課程。