硬件描述語言基本語法和實踐

　　（1）VHDL 和Verilog HDL的各自特點和應用范圍

　　（2）Verilog HDL基本結構語言要素與語法規則

　　（3） Verilog HDL組合邏輯語句結構

　　（4） Verilog HDL時序邏輯語句結構

　　（5）Verilog HDL 程序設計中需要注意的問題。

　　（6）上機實踐（Verilog HDL/VHDL）

　　具有特殊結構能夠對硬件邏輯電路的功能進行描

　　述的一種高級編程語言

　　 這種特殊結構能夠：

　　 描述電路的連接

　　 描述電路的功能

　　 在不同抽象級上描述電路

　　 描述電路的時序

　　 表達具有并行性

　　v HDL主要有兩種：Verilog和VHDL

　　 Verilog起源于C語言，因此非常類似于C語言，容易掌握

　　 VHDL起源于ADA語言，格式嚴謹，不易學習。

　　 VHDL出現較晚，但標準化早。IEEE 1706-1985標準。

　　使用HDL描述設計具有下列優點：

　　設計在高層次進行，與具體實現無關

　　設計開發更加容易

　　早在設計期間就能發現問題

　　能夠自動的將高級描述映射到具體工藝實現

　　在具體實現時才做出某些決定

　　HDL具有更大的靈活性

　　可重用

　　可以選擇工具及生產廠

　　HDL能夠利用先進的軟件

　　更快的輸入

　　易于管理

　　由于Verilog HDL 早在1983 年就已推出至今已有十三年的歷史因而擁有廣泛的設計群體，成熟的資源比VHDL豐富。而Verilog與VHDL相比最大的優點是它是一種非常容易掌握的硬件描述語言而掌握設計技術，而掌握VHDL就比較困難

　　目前版本的Verilog HDL 和 VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認為Verilog HDL 在系統描述方面比VHDL強一些。Verilog HDL 較為適合算法級，寄存器傳輸級，邏輯級，門級設計。而VHDL更為適合特大型的系統級設計