硬件描述語言（ Hardware Description Language）是硬件設(shè)計(jì)人員和電子設(shè)計(jì)自動(dòng)化（EDA）工具之間的界面。其主要目的是用來編寫設(shè)計(jì)文件，建立電子系統(tǒng)行為級的仿真模型。即利用計(jì)算機(jī)的巨大能力對用Ⅴ Verilog Hdl或ⅥHDL建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真然后再自動(dòng)綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表（ Netlist），根據(jù)網(wǎng)表和某種工藝的器件自動(dòng)生成具體電路，然后生成該工藝條件下這種具體電路的延時(shí)模型。仿真驗(yàn)證無誤后，用于制造ASIC芯片或?qū)懭隕PLD和FPGA器件中在EDA技術(shù)領(lǐng)域中把用HDL語言建立的數(shù)字模型稱為軟核（ Soft core），把用HDL建模和綜合后生成的網(wǎng)表稱為固核（ Hade core），對這些模塊的重復(fù)利用縮短了開發(fā)時(shí)間提高了產(chǎn)品開發(fā)率，提高了設(shè)計(jì)效率隨著PC平臺(tái)上的EDA工具的發(fā)展，PC平臺(tái)上的Ⅴ erilog HDL和ⅤHDL仿真綜合性能已相當(dāng)優(yōu)越，這就為大規(guī)模普及這種新技術(shù)鋪平了道路。目前國內(nèi)只有少數(shù)重點(diǎn)設(shè)計(jì)單位和高校有一些工作站平臺(tái)上的EDA工具，而且大多數(shù)只是做一些線路圖和版圖級的仿真與設(shè)計(jì)，只有個(gè)別單位展開了利用 Verilog HDL和VHDL模型（包括可綜合和不可綜合的）進(jìn)行復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。隨著電子系統(tǒng)向集成化、大規(guī)模、高速度的方向發(fā)展，HDL語言將成為電子系統(tǒng)硬件設(shè)計(jì)人員必須掌握的語言。