加法器電路設計方案五：四位串行進位加法器設計

根據四位串行進位加法器的邏輯關系，用S-Edit完成串行進位加法器的電路圖以及模塊符號圖的設計，如圖1和圖2所示。

圖1 四位串行進位加法器電路圖

圖2?四位串行進位加法器模塊符號圖

加載SPICE文件

完成四位串行進位加法器的設計，提取設計電路的SPICE 文件，并對SPICE 文件進行文件加載設定，以完成整個電路的仿真。加載包含文件如下圖所示。

加載SPICE文件圖

仿真

完成加載設定后，對設計電路進行仿真，其仿真結果如圖3、圖4 所示，圖3為輸入信號A 設定的電平波形，從上到下依次為A0、Al、A2、示。A3。圖4為輸入信號B 設定的波形圖，從上到下依次為B0、B1、B2、B3。

圖3 輸入信號A波形圖

圖4 輸入信號B波形圖

通過對輸入信號A、B的設定，通過四位串行進位加法器電路的仿真運算，其仿真結果如圖5所示。該圖從上至下的信號端依次為SO、S1、S2、S3、COUT.

圖5 四位加法器電路仿真波形圖

通過上述波形圖可知，當t=0-50ns 時，A3A2A1A0=0011，B3B2B1B0=1101，輸出和S3S2S1S0=0000，輸出進位COUT=1;當t=50-100ns 時，A3A2A1A0=1110，B3B2B1B0=0111，輸出和S3S2S1S0=0101，輸出進位COUT=1;當t=100-150ns時，A3A2A1A0=1100，B3B2B1B0=1010，輸出和S3S2S1S0=0110，輸出進位時，輸出和COUT=1;當t=150-200ns，A3A2A1A0=1010，B3B2B1B0=0101，S3S2S1S0=111，輸出進位COUT=0。通過對仿真波形圖的分析，可以看出該仿真結果存在0-10ns 的延時，除此之外均符合四位串行進位加法器的邏輯功能。