CMOS電路中的功耗分為兩部分：靜態功耗和動態功耗；
將MVSIM_NATIVE_DEMO文件夾拷貝出來，如下所示，LP、LP_DVE、LP_LPA文件夾....
全芯片UPF低功耗設計(含DFT設計)
請問，JTAG有5個端口，為什么Trst是可選的復位端口？
YUV是一種基本色彩空間，人眼對亮度比色度更敏感，所以亮度分量Y要比色度分量U、V重要。
答：仿真Error報告如下：很明顯./tsdb_rtl/patterns下面有2個patters_s....
SDF文件是在VCS/NC-Verilog后仿真運行時將STD/IO/Macro門級verilog中....
由于圖像傳感器芯片Pixel陣列存在工藝偏差及缺陷，因此會造成圖像上部分像素顯示錯誤，這些有缺陷的P....
當SoC上有超過80%的芯片面積被各種形式的存儲器占用之時，存儲器的DFT測試已經變得非常重要。
代碼如下，大家看到這個代碼有什么體會？綜合會有什么Warning？
小編獨立設計SoC/MCU/ISP芯片也被質疑，嘲笑。但也成功交付很多顆設計了，你只管拼命努力，讓別....
MPW ：多項目晶圓，將多個使用相同工藝的集成電路設計放在同一晶圓片上流片，制造完成后，每個設計可以....
低功耗設計后，功耗為0.285mW，功耗降低98.9%！
低功耗架構設計需要前后端拉通規劃，前端設計有PMU功耗管理單元，比如A模塊電壓常開，B模塊電壓可關斷....
景芯SoC訓練營有同學問Verdi如何加載task函數里面的波形，這里以高速圖像接口MIPI為例，給....
國內大部分公司都是采用40/28nm等工藝，一方面技術非常成熟，一方面成本可控，學員們不用一味追求高....
首先，考慮x和z在verilog條件語句中的使用情況，然后我們再考慮在verilog中用x和z給其他....
畫出電路、畫出波形，設計意圖一目了然，筆者一直推薦這種設計方案風格，畫出電路圖、波形圖絕對是設計輔助....
寄生參數抽取 只會StarRC 不會QRC？本章節講解下QRC抽取寄生參數。
當PR工具導入scan chain的scandef，用于reorder，但是報錯說scan chai....
請問，為了規避毛刺，UART的start bit至少需要拉低多長時間？
然后選中一個power shut down domain的STD作為對象，domain關電后，rep....
bind 檢查power domain的library binding情況，也就是檢查是否所有的ce....
Cadence功耗分析首先需生成power grid library
很明顯，說ADC和DPHY的lef文件找不到，原因是DPHY、ADC模塊被簡化摘掉了，因此，setu....
首先，終端輸入module list看看哪些工具可以用：可以看到目前用的dc/T-2022.03-S....
景芯SoC集成了大型IP，一次仿真時間就是1.5小時起步，DFT、DC、PR就需要超過24小時的ru....
插入下降沿觸發的D觸發器，當前已打開的時鐘路徑上的時鐘會在其下降沿之后先關閉，然后待打開時鐘路徑上的....
景芯SoC用always on的power domain電壓域的pwrdown_mux信號作為pow....
作為IC設計人員，熟練掌握數字前端語法檢查工具Spyglass的重要性不言而喻，本文講解景芯SoC的....
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