INNOVUS/ICC2吐出的netlist經過Formal/LEC驗證后，Star-RC/QRC抽....
DUT的配置寄存器的值是實際值，reg_model有鏡像值、期望值的概念。
通常RTL設計要求對芯片/module的輸入信號進行reg_in打拍處理，對芯片/module的輸出....
5月24日，國家集成電路產業投資基金三期股份有限公司成立，法定代表人為張新，注冊資本3440億人民幣....
AXI4和AXI3是高級擴展接口（Advanced eXtensible Interface）的兩個....
在當前產能利用率低，加上產能陸續開出，尤其是中國大陸業者持續不斷擴產的情況下，成熟制程的晶圓代工報價....
正常模式下常見的幾個折疊命令： 命令速記： z+f+數字+Enter：創建折疊，從當前光標所在行折疊....
本文接著解析SDF3.0的Timing Checks Entries、Timing Environm....
我們知道Cadecne發明的低功耗文件是CPF，Synopsys發明的低功耗文件格式是UPF
VCLP（VC Low Power）是Synopsys提供的一款低功耗靜態規則檢查工具，它能夠幫助驗....
CAN總線（Controller Area Network）是一種用于車輛、工業自動化和其他領域的高....
本項目采用hierarchy UPF方式劃分了7個power domain、voltage doma....
DVFS（Dynamic Voltage and Frequency Scaling）即動態電壓頻率....
DPHY在high-speed模式下有雙向傳輸的功能嗎？我看dphy的協議里有這么兩段描述，不太理解....
大端，最高字節存儲在最低的內存地址，小端則是最低有效字節存儲在最低的內存地址。在Verilog中實現....
DDR內存技術自問世以來，已經經歷了多代的迭代和優化。每一代DDR內存都在性能、容量、功耗和功能上有....
算法全是指海思整個算法庫包含完整的基礎算法庫，可以覆蓋電機、電源、電池等多個場景，從類型上可以覆蓋大....
并不是因為上述.vh代碼不存在，而是由于^M換行符的存在造成的錯誤。gvim怎么顯示^M換行符呢？這....
invs的M1藍色走線總和STD CELL里面的M1 SHORT 怎么處理好？大概70多個short....
不同的core電壓和不同的IO電壓之間，power island之間，數字和模擬電源之間都需要加入p....
ISP算法仿真中，小編會用reference model調用DPI接口用C++ 算法實現pixel算....
約束ICG的latency為-400ps，目的是把ICG從reg拉開400ps，如果不約束ICG的Q....
我們知道芯片上電后，沒有POR復位的或者不帶復位的寄存器q端要么處于1，要么處于0狀態，對于仿真機器....
時鐘傳播延遲Latency，通常也被稱為插入延遲（insertion delay）。它可以分為兩個部....
結構：同一個信號源頭，兩個同步處理器。這里提一下，有兩個CDC分析工具的參數配置：
小編首先聯想到partition是否將pin push下去，我們可以debug一下，回到maia_t....
先進工藝不再wire load model進行靜態時序分析，否則綜合結果與后端物理電路差距很大，因此....
進階版本的低功耗設計如下：7個power domain
下面Cortex-A72培訓營VIP學員問：單核CPU PR做完后，怎么輸出數據到TOP去做多核的h....
最經典的2DFF 1-bit同步器如下，下圖結構通常用于單bit控制信號的異步處理
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