時鐘輸出 易靈思所有的GPIO都可以用作時鐘輸出。這里我們提供兩種時鐘輸出方式。 方法一：把時鐘設(shè)置....
在激光雷達(dá)中，使用FPGA實(shí)現(xiàn)TDC時需要手動約束進(jìn)位鏈的位置。這里簡單記錄下。 在outflow下....
添加約束的目的是為了告訴FPGA你的設(shè)計指標(biāo)及運(yùn)行情況。在上面的生成約束之后，在Result àxx....
如果要分配的IO比較多，也可以通過TCL來添加 IO分配。在interface界面通過Export ....
今天有同事反饋出這樣一個在使用RISCV 調(diào)試時的問題： Error:?no?device?foun....
易靈思RAM在使用時可以會遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
（1）打開Programmer異常 原因：（1）更換USB接口 。 （2）USB有限制，需要聯(lián)系客戶....
做為FPGA的集成開發(fā)環(huán)境，不同的廠家其實(shí)大同小異。很多國產(chǎn)廠家，如安路，高云，會在軟件上貼近Xil....
易靈思RAM在使用時可以會遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
今天有同事反饋出這樣一個在使用RISCV 調(diào)試時的問題： Error:?no?device?foun....
正在使得該elf文件，上次的JTAG鏈接沒有斷開。此時可以先關(guān)閉c/c++工作界面，再重新添加C/C....
因?yàn)槟壳败浖南拗疲琑ISCV的邏輯不能同時共用JTAG，所以如果想要同時去調(diào)試邏輯和RISCV的話....
迄今為止，大家都在吐槽gtkwave debug每次彈窗都會覆蓋上一次彈窗設(shè)置好的排序和參數(shù)。下面我....
Efinity版本：2023.1及以前版本。 易靈思器通過jtag bridge燒寫flash時需要....
DDR應(yīng)用案例
? (1)ERROR:Interface Designer constraint generatio....
感謝朋友提供的視頻。 1.軟件安裝 step1: 安裝Python,注意勾選“Add Python ....
通過get_port命令查看接口。 get_ports * 以LVDS的輸入輸出為例 怎樣去查看ou....
因?yàn)槟壳败浖南拗疲琑ISCV的邏輯不能同時共用JTAG，所以如果想要同時去調(diào)試邏輯和RISCV的話....
易靈思RAM在使用時可以會遇到一些問題，這里把常用的問題總結(jié)下。 1、ram初始化文件路徑是工程路徑....
MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改....
(1)ERROR:Interface Designer constraint generation ....
(1)ERROR:Interface Designer constraint generation ....
選擇Generic Image Combination.并選擇右側(cè)的“*”添加文件，邏輯文件是生成的....
step1:安裝Python,注意勾選“Add Python 3.7 to PATH” （2022版....
最近陸續(xù)有客戶在評估易靈思的Ti180。Ti180的MIPI 2.5G是硬核。今天做一個簡單的移植來....
MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改....
之前有人問題易靈思的BRAM是否可以修改ROM的初始化參數(shù)，像xilinx一樣不需要編譯，也有人問R....
生成相應(yīng)的下載文件。注意修改Bitstream生成模式時，不需要進(jìn)行工程的全編譯，只需運(yùn)行最后一步數(shù)....
加法進(jìn)位鏈的手動約束
工商網(wǎng)監(jiān)