Interface端口的概念介紹
SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出....
FPGA循環并行化應用于先前任務并行化的推理內核
此外，當前內核的外部內存訪問效率低下，因此內存訪問也是瓶頸。在這種狀態下，即使進行循環并行化，內存訪....
從FPGA說起的深度學習：任務并行性
這是新的系列教程，在本教程中，我們將介紹使用 FPGA 實現深度學習的技術，深度學習是近年來人工智能....
用Vitis HLS實現OpenCV仿真的方法
算法原理很簡單，我們先介紹均值濾波，因為線性濾波的基礎是均值濾波，中值濾波是在這個基礎上發展過來的。
基于FPGA的開源攝影機--Axiom Camera
AXIOM camera是由德國公司apertus°推出的一個模塊化、開源的攝像機系統。它由一個核心....
FPGA有哪些優質的帶源碼的IP開源網站?
Opencores是一個開源的數字電路設計社區，它提供了免費的開源IP（知識產權）核心，讓工程師和愛....
FPGA PCIe加速卡開源硬件及例程介紹
基于Xilinx Artix-7系列FPGA芯片設計的M.2 M-Key FPGA加速卡，引出Art....
國產FPGA搭建圖像處理平臺
整體和lattice diamond界面類似，這里有個不舒服的地方就是文件沒有層級關系，需要綜合之后....
在FPGA設計中怎么應用ChatGPT？
科技即生產力，最近，OpenAI 發布了 ChatGPT，在各大論壇和許多網站上受到了廣泛關注，Ch....
結合卷積層來創建一個完整的推理函數
首先輸入一張1x28x28的圖片，然后兩次通過Conv2d -> ReLU -> MaxPool2d....
編寫一個創建模塊dut實例的測試平臺
編寫一個創建模塊dut實例（具有任何實例名稱）的測試平臺，并創建一個時鐘信號來驅動模塊的clk輸入。....
8位寬的2對1多路復用器不起作用修復錯誤怎么解決呢？
注意圖中的Ref是參考波形，Yours是你的代碼生成的波形，網站會對比這兩個波形，一旦這兩者不匹配，....
在icestick板子上實現從FPGA到USB Host的數據傳輸
icestick 板載 USB 接口芯片 FT2232H 的端口 A 和端口 B 均與 FPGA i....
SystemVerilog構建大型電路
構建一個從 0 到 999（含）計數的計數器，周期為 1000 個周期。復位輸入是同步的，應該將計數....
一種可將手語字母翻譯成帶顯示器書面字母的智能手套
在這個項目中，我們的主要目的是開發一款智能手套，幫助使用手語的人在日常生活中輕松交流。
從FPGA說起的深度學習
這是新的系列教程，在本教程中，我們將介紹使用 FPGA 實現深度學習的技術，深度學習是近年來人工智能....
從EDA工具的計算任務視角解析模擬IC
模擬IC是負責生產、放大和處理各類模擬信號的電路，工程師通過模擬電路把模擬信號放大縮小后，再全部記錄....
用C語言實現一個全連接層和激活函數ReLU
全連接層是將輸入向量X乘以權重矩陣W，然后加上偏置B的過程。下面轉載第二篇的圖，能按照這個圖計算就可....
合理高效地使用狀態機是數字電路中的重要技能
在許多（較舊的）串行通信協議中，每個數據字節都與一個起始位和一個停止位一起發送，以幫助接收器從位流中....
時序邏輯程序中推斷組合邏輯？
使用always_ff和在靈敏度列表中指定一個時鐘邊沿并不意味著過程中的所有邏輯都是時序邏輯。綜合編....
在FPGA上實現深度學習
MNIST 數據庫（http://yann.lecun.com/exdb/mnist/）是一個包含 ....
使用Vivado Block Design設計解決項目繼承性問題
使用Vivado Block Design設計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有....
時序邏輯的時鐘到Q傳播和建立/保持時間
數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單....
使用AXI CDMA制作FPGA AI加速器通道
使用 AMD-Xilinx FPGA設計一個全連接DNN核心現在比較容易（Vitis AI），但是利....
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