邏輯分析儀是一種電子儀器，可捕獲并顯示來自數字系統或數字電路的多個信號。邏輯分析儀可以將捕獲的數據轉....
有時候我們想參考官方的源碼，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？
全球導航衛星系統（英文：Global Navigation Satellite System，GNS....
在設計周期中，您可保留多個版本的工程，這些工程使用相同的 IP 和相同的配置。重新運行整個工程會導致....
基于vivado2020.1和zcu102開發板(rev1.1)開發項目，工程涉及DDR4（MIG）....
fpga 上電時，默認是從 flash 的 0x00 地址開始讀數據。如 UG470 文檔 page....
鑒于機器學習和人工智能等應用的 FPGA 設計中硬件加速的興起，現在是剝開幾層“云霧”并討論 HDL....
UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現并不棘手，可以被視....
UART 是一種舊的串行通信機制，但仍在很多平臺中使用。它在 HDL 語言中的實現并不棘手，可以被視....
自動白平衡模塊的設計是使用 HDL Coder 在 MATLAB 和 Simulink 中創建的。H....
最近，CF中某些主播“開（下稱KG）掛”升上熱搜，作為十年老兵，瓜是吃的飽飽的。之后官方下場進行檢測....
我們將使用實例講解MATLAB / Simulink HDL 使用入門。
該項目通過一個示例演示了 HLS 中組合電路對設計的影響。
用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設計性能。
Verilog和System Verilog是同一硬件描述語言（HDL）的同義名稱。
機器人技術處于工業 4.0、人工智能和邊緣革命的前沿。讓我們看看如何創建 FPGA 控制的機器人手臂....
核心CPU是XX32FXXX,在工業控制領域其實FPGA占比也很大，所以能不能用FPGA做一個ODr....
該項目演示如何在 Zynq SoC 上開始使用 FreeRTOS。
雖然想必您知道，在綜合或實現階段，增量運行可以從參考文件中讀取和復制信息，但僅在某些階段中能節省時間....
FPGA設計是無情的，所以我們需要利用能獲得的任何軟件進行檢查
NVM Express ( NVMe ) 或 Non-Volatile Memory Host Co....
我們在Windows系統下使用Vivado的默認設置調用第三方仿真器比如ModelSim進行仿真時，....
AD9144是一款支持jesd204b協議高速DAC芯片。AD9144-FMC-EBZ是基于AD91....
這周末調試《車牌識別算法》遇到點問題，“無聊”中用FPGA搞個2048小游戲玩玩。
由于某種需求需要生成正弦波，因此使用 C 應用程序中的sin()函數來計算單位圓的幅度值，然后將該幅....
可編程邏輯系統通常部署在可能存在噪聲的應用中。這種噪聲會影響可編程邏輯設計接收的信號。
本文介紹的是 FPGA VR 相機的第二個版本，第一個版本是下面這樣.
在Block Design中查找IP時輸入Microblaze，就會發現下面幾種IP，我們常規使用的....
半導體行業中使用范圍最廣的EDA應用之一。
大部分開發者使用 BUFGCTRL 或 BUFGMUX進行時鐘切換，它們在時鐘切換上可以提供無毛刺輸....
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