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224G 系統(tǒng)需要多大的 ASIC 封裝尺寸?2024-05-25 08:13
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2024 Allegro X 23.1.1 版本更新——亮點概要2024-05-25 08:12
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如何使用Cadence SPB 23.1進(jìn)行設(shè)計復(fù)用2024-05-25 08:12
所謂設(shè)計復(fù)用,就是在電子電路設(shè)計中將已有的、經(jīng)過驗證的設(shè)計功能模塊,形成專有的、可在不同的電子產(chǎn)品中重復(fù)使用的IP,將這部分IP以原理圖和PCB板圖形式應(yīng)用于新的設(shè)計中,以提高設(shè)計效率 -
一文掌握集成電路封裝熱仿真要點2024-05-18 08:12
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利用 Cadence Optimality 智能引擎突破人工仿真瓶頸2024-05-11 08:12
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基于PSpice-SLPS接口的開關(guān)電源應(yīng)用設(shè)計2024-05-11 08:12
概述電源系統(tǒng)電路,例如用于開關(guān)電源或電機控制系統(tǒng)的電路,可分為兩部分:通過電源開關(guān)裝置開/關(guān)電流或電壓的電路,以及帶有集成電路和其他部件的控制電路。當(dāng)利用SPICE等電路模擬器對整個系統(tǒng)進(jìn)行建模時,需要將所有控制設(shè)備渲染為電氣元件,從而使電路變得復(fù)雜。因此,設(shè)計電路需要浪費大量的時間,而不是用在設(shè)計的早期階段驗證需要重點關(guān)注的關(guān)鍵點。元素數(shù)量的增加可能會增加 -
如何省時省力地優(yōu)化差分對過孔過渡?2024-04-29 08:12
科技已成為我們生活中不可或缺的一部分且正在不斷改變我們的世界。正因如此,系統(tǒng)設(shè)計變得更加復(fù)雜,為了確保性能、功能和可靠性,設(shè)計的仿真參數(shù)不斷增加。優(yōu)化擁有眾多仿真參數(shù)的設(shè)計是一項極具挑戰(zhàn)性的工作,設(shè)計人員對此深有體會,因為這項任務(wù)需要耗費大量的計算資源、時間和成本。最終,這種方法將難以為繼。試想一下,假設(shè)一項設(shè)計仿真有10個可控制的參數(shù),而每個參數(shù)有10個可 -
基于PSpice System Option接口的直流電機控制系統(tǒng)設(shè)計2024-04-29 08:12
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利用基于 AI 的優(yōu)化技術(shù)讓高速信號問題迎刃而解2024-04-20 08:12
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采用 Celsius PowerDC 仿真分析8層高速核心板的IR Drop和過孔電流2024-04-20 08:12
介紹當(dāng)前數(shù)字系統(tǒng)的核心供電電壓越來越低,而總的工作電流和布線密度則越來越大,從而導(dǎo)致直流問題日益突出。為了設(shè)計一個穩(wěn)定可靠的電源系統(tǒng),PI仿真中的IRDrop直流壓降仿真已被視作高速電路設(shè)計過程中不可或缺的環(huán)節(jié)之一。IRDrop指的是電源和地網(wǎng)絡(luò)上電壓的下降或者升高的一種現(xiàn)象,是指電路在直流工作時由直流電阻造成的電壓降。當(dāng)前芯片的制作工藝已突破到納米級別,同