簡介

就像狗賽中的兔子誘餌一樣，最苛刻的數據采集系統要求本質上領先于商用集成電路模數轉換器（ADC）性能。這些極端要求促使用戶和制造商開發出許多創新的“性能增強”方法，以滿足高端數據采集系統的需求，同時等待下一次性能突破。

一種方法是通過使用多于一個A / D轉換通道的設計填充轉換器“插槽”來顯著提高采樣率，降低噪聲或擴展動態范圍。這種方法變得越來越實用，因為對于給定的帶寬和分辨率，單個轉換器的成本，尺寸和功率要求會降低，并且在越來越多的應用中使用多個轉換器（通常封裝在一起）。

本文將討論使用信號平均的多通道方法，以提高分辨率而不損失速度和時間交錯，從而在不損失分辨率的情況下提高采樣率。這些方法產生了具有改進規格的產品，體現了這些原理，例如AD10678 16位，80 MSPS ADC和AD12500 12位，500 MSPS ADC。

平均值

信噪比（SNR），以dB為單位，是超聲波和雷達等應用的關鍵性能指標。這些系統中使用的ADC會受到許多外部噪聲源的影響，包括時鐘噪聲，電源噪聲和布局引起的數字噪聲耦合。只要非相關噪聲源的平方和（ root-sum-square 或RSS）的平方根小于ADC的固有量化噪聲，輸出平均就可以有效降低整體噪聲層。

需要更高SNR的系統通常使用數字后處理器來對多個ADC通道的輸出求和。信號直接相加，而來自各個ADC的噪聲 - 假設為不相關 - 與RSS相加，因此求和可提高整體SNR。對四個ADC的輸出求和可將SNR提高6 dB或1 LSB。 AD6645 14位，80 MSPS ADC指定有效位數（ENOB）為12.圖1顯示了如何將四個AD6645相加以實現兩位額外的分辨率，以及一位額外位性能。

每個ADC的輸入由一個信號項（V S ）和一個噪聲項（V N ）組成。 。對四個噪聲電壓源求和導致總電壓V T ，這是四個信號電壓加上四個噪聲電壓的RSS的線性和，即

自《 em》 V S 1 = V S 2 = V S 3 = V S 4 ，信號實際上已乘以4，而轉換器噪聲 - 具有相等的rms值 - 已成倍增加只有兩個，從而將信噪比提高了兩倍，即6.02 dB。因此，由四個相似信號求和產生的6.02dB增加（ΔSNR）產生一個額外的有效分辨率。由于 SNR （dB）= 6.02 N + 1.76，其中 N 是位數，

表一顯示了通過對多個ADC的輸出求和產生的SNR增加。從簡單性的角度來看，總結四個ADC是一個明顯的選擇。在關鍵情況下，較大的數字也可能是有意義的，但這取決于其他系統規格（包括成本）和可用的電路板空間量。

表I.信噪比與ADC數量的增加

14位ADC的理想SNR為（6.02×14）+ 1.76 = 86.04 dB。 AD6645數據手冊規定典型SNR僅為74 dB，但產生的ENOB為12位。

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因此，將四個轉換器的輸出相加在一起可以收回一個額外的位，將系統級ENOB推到13位（80 dB）。

除了系統原型設計，資格認證和測試開發之外，這樣的系統還需要設計工作。但是，AD10678集成了四個AD6645，一個時鐘分配系統和一個復雜的可編程邏輯器件（CPLD），該器件已配置為提供高速加法算法。經過全面測試和指定，AD10678采用2.2×2.8英寸PCB封裝，成本低廉。圖2所示的FFT（快速傅立葉變換）曲線圖演示了轉換器的出色性能，提供80.22 dB的SNR，80-MSPS時鐘和10 MHz模擬輸入。

此外對于增加的SNR，該架構還提供改善的直流精度。四個器件的失調和增益誤差不相關，因此以降低噪聲的相同方式實現較低的系統偏移和增益誤差。然而，線性沒有改善，系統的無雜散動態范圍（SFDR）實際上由最差 ADC控制。

此實現的硬件在PCB上占用更多空間并消耗四倍的功率，但與使用以四倍速運行的單個ADC的輸出求平均值相比，使用此技術可能仍然是有利的。然而，在較高速度下增加的信號樣本數量也將用于減少隨輸入信號到達的正常模式噪聲。隨著流程的改進，更新的設計繼續降低ADC的核心功能。此外，可用的四通道和八通道ADC使多ADC系統更易于實現，并且占用空間更少。例如，AD9229四通道12位，50 MSPS / 65-MSPS ADC采用48-LFCSP（7 mm×7 mm）封裝。每通道功耗僅為300 mW。

雖然通過標準化更高電平的輸入電壓來提高指定的SNR是可行的，但這會給驅動放大器的設計帶來更多壓力，并會降低系統級 SNR，因為信號和噪聲都會被放大。求和架構的一個微妙優點是，滿量程模擬輸入不必比單個ADC更大。

比較硬件和軟件成本，平均方法可能比數字濾波本身具有一些優勢，但即使在整體系統考慮因素需要過濾時，它也可以使工作更輕松，從而提供經濟高效的處理硬件和軟件。

時間交錯

M ADC的時間交錯允許采樣率增加因子 M 。通過適當地對每個ADC的時鐘信號進行定相，任何標準集成電路ADC類型的最大采樣率都可以乘以系統中的ADC數量。可以使用以下關系計算每個ADC所需的正確時鐘相位：

例如，采用14位，80 MSPS ADC的AD9444的4通道系統，當各個時鐘以90°（π/ 2）為增量正確排序時，將創建一個14位，320 MSPS功能。圖3顯示了此類系統的基本框圖。 AD12400 / AD12500產品系列中的12位集成解決方案已經利用了時間交錯。圖4顯示AD12500框圖，其中包括所有必需的ADC，時鐘管理，電源和數字后處理功能。

提高ADC系統采樣率的最明顯優勢是模擬采樣帶寬的增加，也稱為奈奎斯特區。數字轉換器系統中增加的奈奎斯特區域提供了許多好處：數字示波器可實現更大的模擬輸入帶寬;軟件定義的無線電系統增加了信道數量;和雷達系統實現更高的空間分辨率。圖5顯示了14位320 MSPS ADC系統上22 MHz音調的模擬FFT圖。

此ADC系統的FFT頻譜具有160 MHz的奈奎斯特區域。出于討論目的，160 MHz奈奎斯特區可分為四個獨立的40 MHz頻段，每個頻段代表單個AD9444的奈奎斯特區，采樣速率為80 MSPS。 22 MHz的基音是＃1頻段。除基音外，圖5- 偏移雜散和圖像雜散中可以觀察到兩種類型的非諧波失真產物。可以使用以下關系預測這些失真產物的位置：

這些失真產品是與時間交織相關的主要挑戰。它們是通道間增益，相位和偏移匹配誤差的直接結果。實際上，這些雜散的大小與誤差 1，2 的大小成正比。例如，一個通道中的1％增益誤差將導致圖像雜散幅度為52 dBc。當系統的頻率規劃涉及失真所在的頻帶時，這些雜散會成為問題。在這種情況下，必須在開發過程中仔細管理通道間匹配行為。

如果系統性能目標是10位ENOB且圖像雜散是主導因素，那么增益匹配必須優于0.1％，相位匹配必須優于0.07度（100 MHz時為2 ps）！從實現的角度來看，需要減少或消除許多不同的誤差源才能達到這種性能水平。

需要匹配每個ADC的模擬和時鐘輸入的走線幾何形狀，以確保傳播延遲在其預算水平內。雖然時鐘功能相對簡單，但它也會引入威脅這些性能水平的錯誤。先進的技術，如硅鍺RSECL（減小擺動 ECL），與其當代技術相比，可以在上升，下降和傳播延遲時間方面提供數量級的改進。 ECL同行。根據輸入頻率，手動長度調整也可用于克服孔徑延遲誤差。

電源電平行為的差異可能需要使用緊公差電源，例如線性穩壓器安裝在靠近ADC的位置。此外，與溫度相關的行為產生了管理機械設計的需要，以確保ADC的緊密溫度匹配。可能需要針對以下一項或全部屏蔽ADC本身：增益，偏移，孔徑延遲和輸入電容匹配。顯然，在所有關鍵參數中對四個單獨的ADC進行嚴格的公差篩選非常困難且成本高昂！必須將這種增加的復雜性和增加的風險與系統設計的開發和組件成本目標進行權衡。

對于一組較窄的工作條件，模擬微調過程可用于匹配時間交錯ADC系統中的ADC通道。但數字后處理提供了另一種在更廣泛的操作條件下實現緊密通道匹配的方法。高速，可配置的數字平臺，如現場可編程門陣列（FPGA），為集成先進的后處理技術提供了便利的工具，例如高級濾波器庫 （AFB ?）。 3

AD12400 12位，400 MSPS ADC包含兩個高速ADC，并利用時間交錯和AFB在撰寫本文時，要達到個別商用ADC尚未達到的性能水平。圖6顯示了寬帶寬動態范圍性能數據，并比較了模擬和數字匹配技術。通過“手動調諧”每個通道的增益和相位（128 MHz）實現了14位匹配（86 dBc），但性能降低非常快：僅帶20的帶寬就實現了12位（74 dBc）性能兆赫。另一方面，當啟用數字匹配時，在整個170 MHz測試范圍內保持優于12位性能 - 由于精心設計的數字后處理技術而出色的性能。

因此，當系統設計要求的采樣率高于市售的單個ADC可以處理時，時間交錯是值得考慮的。如果整個奈奎斯特頻段需要10至12位性能，AD12400和AD12500等集成解決方案可成功管理與非常嚴格的通道匹配要求相關的難題，從而提供時間交錯的優勢。

平均與時間交錯

我們在此總結了兩種實現超出當前可用單個ADC能力的性能的技術。我們還展示了使用這些技術實現的可用高性能多芯片產品的示例。這樣的標準產品可用 - 解決了設計問題并提供了標準規格 - 對于許多讀者而言可能已足夠。但是，以下評論是為了那些希望使用可用的標準單通道或多通道未提交ADC進一步研究這些性能區域的用戶的利益。

可用于比較拓撲的通用度量標準是SNR。如果AD9444是首選ADC，并且系統設計需要40 MHz帶寬和79 dB典型SNR，則可以考慮平均和時間交錯。兩種方法都需要使用四個AD9444通道，以實現比AD9444固有SNR提高5-6 dB的噪聲。由于這兩種方法都可以產生類似的噪聲改善，因此值得考慮二次權衡以說明典型的設計“交易空間”。

首先，平均方法的實現不如時間交織復雜。平均電路中四個ADC的時鐘可以來自電阻分配器，磁分離器或簡單的1：4“扇出”分配IC。時間交織方法需要使用至少兩個D型觸發器來實現4和90°排序功能所需的分頻。在某些情況下，可以使用四個額外的觸發器來緩沖定時信號，以便保持緊密的定時。為了實現所需的6dB SNR改善，時間交織方法可能采用需要實時乘法器和加法器的數字濾波器（或者如果在系統設計中可用，則為處理時間的一部分）。平均方法只需要一個實時加法器，從而大大減少了數字邏輯。

每個降噪技術的有效性也必須仔細考慮。特別是，必須理解每個信道中的噪聲相關性和帶寬水平。隨著信道到信道噪聲相關性的增加，平均方法變得不那么有效。在主要噪聲源是抖動或相位噪聲的系統中，噪聲相關風險會降低SNR的改善。

時間交錯基本上將噪聲擴散超過帶寬的四倍，然后過濾掉未使用的120兆赫。在這種情況下，必須研究和理解噪聲頻譜的寬帶特性。如果每個通道的噪聲的頻譜內容均勻分布在160 MHz奈奎斯特頻帶上，則該技術應該可以產生6 dB的SNR改善。但是，如果噪聲能量分布在40 MHz感興趣的頻段內更為突出，則可能無法達到6 dB的SNR改善目標。

比較這些拓撲時需要考慮的另一個重要因素是頻率規劃。如果使用單音系統，輸入頻率高于單個ADC采樣率的四分之一（本例中為20 MHz），則第二，第三，第四，第五和第六次諧波超出40- MHz頻段。因此，它們被數字噪聲濾波器減少或完全消除。另外，上面討論的圖像雜散也落在感興趣的帶之外并因此被過濾。在多音系統中，一些組件也脫離了感興趣的頻段，降低了系統的總諧波失真。

總之，平均提供了一種更簡單的方法來實現6 dB的噪聲改善，但是時間交錯提供了一些在開發系統架構時可能需要考慮的好處。

多通道模數轉換器系統的使用

多通道ADC在推進數據采集系統方面發揮了重要作用性能。尋求更高清晰度的超聲系統總計多達128個ADC通道，以獲得更好的特征。數字示波器制造商已經開發出時間交錯ADC的方法，以滿足其高采樣率要求。 4，5 其他接收器系統已經能夠使用頻分多址（FDMA） ），采用多個ADC通道對其頻段進行分段 - 降低每個ADC的輸入帶寬要求，并進一步提高動態范圍。隨著ADC越來越多地采用多通道集成電路四通道和八通道封裝以節省功耗和空間，正在開發多通道系統架構，使用它們來提供以前無法提供的功能或性能。