在進行高速PCB設計的過程中，常常會遇到一個挑戰，那就是高速信號的時序匹配問題。為了確保信號的同步到達，設計者需要對特定的高速信號組進行等長設計。手動進行這樣的操作可能會非常繁瑣且容易出錯。凡億skill工具中包含了一個非常實用的功能，即“布線-創建match_group”。通過這個功能，設計者可以輕松地根據已經創建好的“net group”或者“bus”來快速生成器件到器件之間的等長組。這樣一來，不僅提高了設計效率，還減少了因手動操作導致的錯誤，確保了高速信號傳輸的精確性和可靠性。

自動創建match_group的情況分為兩種，一種為信號創建為“net group”之后再去自動創建match_group；另一種為信號創建“bus”之后自動創建match_group。17.4及更高版本推薦使用前者。

1、net group后創建match group

1）以創建DDR數據線D0-D7一組為例，點擊Allegro Constraint Manager中的“Physical”選項欄中的“All Layers”選項展開所有網絡如下圖1-1所示。并在所有網絡中將數據線D0-D7的所有網絡選中，鼠標右擊選擇“Greate”分欄中的“Net Group”選項如下圖1-2所示，在彈出的“Greate NetGroup”對話框內設置對應組名稱“DDR_D0-D7”,設置完成之后點擊”OK”選項如下圖1-3所示。那么數據線D0-D7Net Group組創建完成。

2）創建Net Group完成之后回到pcb設計界面執行菜單命令“FanySkill-布線-創建Match Group”選項如下圖1-4所示激活功能命令，或者在“Command”框內輸入快捷鍵命令“ACC”如下圖1-5所示也可激活命令。

3）命令激活之后在彈出的“自動創建Match Group對話框內，選擇需要創建等長的Net Group組；繼而在“From”、“To”中點擊選擇高速信號從哪個器件到哪個器件等長如下圖1-6所示。在“Match Group Name”中設置對應等長組名稱；“誤差”中設置等長組誤差如下圖1-7所示。設置完成之后點擊“Greate”選項即可。

4）Match Group組創建完成之后回到Allegro Constraint Manager中可以檢查下是否創建成功，如下圖1-8所示可以看到已經創建完成。

2、bus后創建match group

1）執行菜單命令“Edit-Properties”如下圖1-9所示，命令激活后“Find”面板只勾選“Net”如下圖1-10所示。然后鼠標右擊選擇“Temp Group”選項如下圖1-11所示，將需要創建為BUS的網絡進行選中如下圖1-12所示。

2）網絡選中完成之后右擊選擇“Complete”選項完成即可如下圖1-13所示，完成命令結束之后立刻彈出“Edit Property”對話框如下圖1-14所示。在其對話框內選擇“Bus_Name”選項，右側“Value”設置名稱為“BUS1”即可，然后依次點擊“Apply”、“OK”選項如下圖1-15所示。

3）BUS設置完成之后可以去Allegro Constraint Manager中查看是否創建成功，如下圖1-16所示BUS創建完成。

4）BUS創建完成之后在pcb設計界面執行菜單命令“FanySkill-布線-創建Match Group”選項如下圖1-17所示激活功能命令；命令激活之后在彈出的“自動創建Match Group對話框內，選擇需要創建等長的BUS組；繼而在“From”、“To”中點擊選擇高速信號從哪個器件到哪個器件等長如下圖1-18所示。在“Match Group Name”中設置對應等長組名稱；“誤差”中設置等長組誤差如下圖1-19所示。設置完成之后點擊“Greate”選項即可。

5）Match Group組創建完成之后回到Allegro Constraint Manager中可以檢查下是否創建成功，如下圖1-20所示可以看到已經創建完成。