概述
AD9865是一款混合信號(hào)前端(MxFE) IC，適合要求Tx和Rx路徑功能的收發(fā)器應(yīng)用，數(shù)據(jù)速率最高可達(dá)80 MSPS。靈活的數(shù)字接口、省電模式和發(fā)射-接收高隔離度，使該器件特別適合半雙工和全雙工應(yīng)用。該數(shù)字接口極為靈活，可與支持半雙工或全雙工數(shù)據(jù)傳輸?shù)臄?shù)字后端實(shí)現(xiàn)簡(jiǎn)單接口，因此AD9865經(jīng)常用來(lái)取代分立式ADC和DAC解決方案。省電模式能夠降低個(gè)別功能模塊的功耗，或者在半雙工應(yīng)用中關(guān)斷未使用的模塊。串行端口接口(SPI?)允許對(duì)許多功能模塊進(jìn)行軟件編程。片內(nèi)PLL時(shí)鐘乘法器和頻率合成器提供所有需要的內(nèi)部時(shí)鐘，以及單晶振或時(shí)鐘源的外部時(shí)鐘。
數(shù)據(jù)表：*附件：AD9865寬帶調(diào)制解調(diào)器混合信號(hào)前端技術(shù)手冊(cè).pdf

Tx信號(hào)路徑由一個(gè)可旁路的2/4倍低通插值濾波器、一個(gè)10位TxDAC和一個(gè)線路驅(qū)動(dòng)器組成。在輸入數(shù)據(jù)速率為80 MSPS時(shí)，發(fā)射路徑信號(hào)帶寬可以高達(dá)34 MHz。TxDAC提供差分電流輸出，可將該輸出直接導(dǎo)引至外部負(fù)載，或?qū)б羶?nèi)部低失真電流放大器。電流放大器(IAMP)可以配置為電流或電壓模式線路驅(qū)動(dòng)器（采用兩個(gè)外部NPN晶體管），能夠提供23 dBm以上的峰值信號(hào)功率。Tx功率可以進(jìn)行數(shù)字控制，范圍為19.5 dB，步進(jìn)為0.5 dB。

接收路徑由可編程放大器(RxPGA)、可調(diào)諧低通濾波器(LPF)和10位ADC組成。低噪聲RxPGA具有?12 dB至+48 dB的可編程增益范圍，步進(jìn)為1 dB。對(duì)于36 dB以上的增益設(shè)置，其折合到輸入端的噪聲低于3 nV/rtHz。接收路徑LPF截止頻率可以在15 MHz至35 MHz范圍內(nèi)設(shè)置，或者簡(jiǎn)單地予以旁路。10位ADC可以在5 MSPS至80 MSPS范圍內(nèi)實(shí)現(xiàn)出色的動(dòng)態(tài)性能。RxPGA和ADC均能提供可調(diào)整的功耗，以實(shí)現(xiàn)功耗/性能優(yōu)化。

AD9865可以為許多寬帶調(diào)制解調(diào)器提供高度集成的解決方案。它采用節(jié)省空間的64引腳芯片級(jí)封裝，額定溫度范圍為?40°C至+85°C商用溫度范圍。

應(yīng)用

• 電力線網(wǎng)絡(luò)
• VDSL和HPNA

特性

• 低成本3.3 V CMOS MxFE?，適合寬帶調(diào)制解調(diào)器
• 10位數(shù)模轉(zhuǎn)換器
  • 2/4倍插值濾波器
  • DAC更新速率：200 MSPS
• 集成23 dBm線路驅(qū)動(dòng)器，具有19.5 dB增益控制范圍
• 10位、80 MSPS模數(shù)轉(zhuǎn)換器
• ?12 dB至+48 dB低噪聲RxPGA (< 3.0="" />
• 三階可編程低通濾波器
• 靈活的數(shù)字?jǐn)?shù)據(jù)路徑接口
  • 半雙工和全雙工操作
  • 與AD9975和AD9875向后兼容
• 多種關(guān)斷/省電模式
• 內(nèi)部時(shí)鐘乘法器(PLL)
• 2路輔助可編程時(shí)鐘輸出
• 提供64引腳芯片級(jí)封裝或裸片

框圖

引腳配置描述

數(shù)字接口

數(shù)字接口端口可配置為半雙工或全雙工模式，通過(guò)將MODE引腳置低或高來(lái)實(shí)現(xiàn)。在半雙工模式下，發(fā)射路徑（Tx）和接收路徑（Rx）共享一個(gè)10位雙向總線，稱為ADIO端口。在全雙工模式下，數(shù)字接口分為兩個(gè)6位總線，即Tx(5:0)和Rx(5:0)，用于同時(shí)進(jìn)行Tx和Rx操作。在這種模式下，數(shù)據(jù)在AD9865 ASIC和AD9865外部的設(shè)備之間傳輸。AD9865還具有靈活的數(shù)字接口，可通過(guò)6位PGA端口更新RPGA和TxGA增益寄存器，或通過(guò)SPI端口進(jìn)行較慢的更新。有關(guān)更多信息，請(qǐng)參閱RPGA控制部分。

半雙工模式

當(dāng)MODE引腳為低電平時(shí)，半雙工模式按以下方式工作。雙向ADIO端口通常在Tx數(shù)據(jù)路徑和Rx數(shù)據(jù)路徑之間交替共享。數(shù)字接口由AD9865 ASIC控制，通過(guò)使能ADIO端口的輸入并控制輸出驅(qū)動(dòng)器來(lái)實(shí)現(xiàn)。兩個(gè)時(shí)鐘信號(hào)也會(huì)被使用：TXCLK用于鎖存Tx輸出數(shù)據(jù)，RXCLK用于鎖存Rx輸入數(shù)據(jù)。ADIO端口也可以通過(guò)將TXEN和RXEN設(shè)置為低電平（默認(rèn)設(shè)置）來(lái)禁用，這樣可以與共享總線進(jìn)行交互。

在內(nèi)部，ADIO端口由一個(gè)輸入鎖存器和一個(gè)三態(tài)輸出緩沖器組成，用于將Tx路徑與Rx路徑并行連接。輸入鎖存器：RXEN用于將三態(tài)輸出設(shè)置為五樣本深度FIFO。輸入樣本在內(nèi)部ADC時(shí)鐘（ADCLK）和外部采樣時(shí)鐘（TXCKS）之間對(duì)齊。當(dāng)TXEN引腳為高電平時(shí)，ADIO總線會(huì)將Tx數(shù)據(jù)字傳輸?shù)絋x路徑，并且在TXCLK引腳上有一個(gè)時(shí)鐘信號(hào)，如圖49所示。

在ADIO端口之后的抽取濾波器可以通過(guò)將RXEN引腳置低來(lái)與TXCLK解耦。這樣，抽取濾波器在TXEN為高電平的情況下，在33個(gè)時(shí)鐘周期內(nèi)對(duì)數(shù)據(jù)進(jìn)行濾波，然后在TXCLK上重新同步。

當(dāng)RXEN引腳為高電平，且在RXCLK引腳上有一個(gè)時(shí)鐘信號(hào)時(shí)，輸出將來(lái)自接收路徑，并驅(qū)動(dòng)ADIO總線。當(dāng)輸出緩沖器使能時(shí)，數(shù)據(jù)將在RXCLK的六個(gè)時(shí)鐘周期延遲后從內(nèi)部FIFO中輸出。

如果在此期間TXEN為高電平且TXCLK存在，ADIO將變?yōu)槿龖B(tài)。一旦RXEN引腳變回低電平，ADIO將變?yōu)槿龖B(tài)。圖50展示了接收路徑輸出時(shí)序。

為了給數(shù)字接口端口增加靈活性，SPI寄存器中提供了幾個(gè)編程選項(xiàng)。默認(rèn)情況下，Tx和Rx數(shù)據(jù)格式為直達(dá)二進(jìn)制，但可以更改以實(shí)現(xiàn)補(bǔ)碼、偏移二進(jìn)制或格雷碼。輸出驅(qū)動(dòng)器可以設(shè)置為開漏極，以允許它們共享同一控制端。在這種情況下，ADIO端口仍可被置于共享總線，其輸入鎖存器可以通過(guò)SPI寄存器控制信號(hào)進(jìn)行使能和禁用，并且輸出驅(qū)動(dòng)器可以獨(dú)立調(diào)整。接收時(shí)鐘可以通過(guò)選擇時(shí)鐘的上升沿或下降沿來(lái)驗(yàn)證/采樣接收路徑數(shù)據(jù)。最后，對(duì)于低數(shù)據(jù)速率應(yīng)用，可以降低輸出驅(qū)動(dòng)器的強(qiáng)度。

表14列出了半雙工模式下的SPI寄存器。