概述
AD6655是一款混合信號中頻接收器，內置雙通道、14位、80 MSPS/105 MSPS/125 MSPS/150 MSPS ADC和一個寬帶數字下變頻器(DDC)。旨在為低成本、小尺寸、多功能通信應用提供解決方案。
數據表：*附件：AD6655中頻分集接收機技術手冊.pdf

這款雙通道ADC內核采用多級、差分流水線架構，并集成了輸出糾錯邏輯。每個ADC均具有寬帶寬、差分采樣保持模擬輸入放大器，支持用戶可選的各種輸入范圍。集成基準電壓源可簡化設計。占空比穩定器可用來補償ADC時鐘占空比的波動，使轉換器保持出色的性能。

ADC數據輸出端在內部直接與接收機的數字下變頻器(DDC)相連，以便簡化布局并減小互連寄生效應。數字接收機擁有兩個通道，具有靈活的處理能力。各接收通道均具有四個級聯信號處理級：32位頻率轉換器（數控振蕩器，NCO）、半帶抽取濾波器、定點FIR濾波器以及 f ADC /8 固定頻率NCO。

除接收機DDC外，AD6655還具有多種功能，可簡化系統接收機中的自動增益控制(AGC)功能。快速檢測特性可以通過輸出四位輸入電平信息實現快速超量程檢測，并且延遲很短。

此外，利用ADC的4個快速檢測位，可編程閾值檢測器可以監控傳入信號的功率，且延遲很短。如果輸入信號電平超過可編程閾值，粗調閾值上限指示器就會變為高電平。由于此閾值指示器的延遲很短，因此用戶可以迅速調低系統增益，從而避免發生超量程情況。

第二個與AGC相關的功能是信號監控。 該模塊允許用戶監控輸入信號的復合幅度，這有助于設置增益，以優化系統整體的動態范圍。

經過數字處理之后，數據可以直接送至兩個外部14位輸出端口， 這些輸出可以設置為1.8 V至3.3 V CMOS或1.8 V LVDS。 另外，CMOS數據還可以僅利用端口A，通過交錯配置，以雙倍數據速率輸出。

AD6655接收器能夠對很寬的中頻頻譜進行數字化處理。 每個接收機均設計用來同時接收主通道和分集通道的信號。 該IF采樣架構與傳統的模擬技術或較低集成度的數字方法相比，能大幅度降低器件的成本和復雜度。

需要時，靈活的掉電選項可以明顯降低功耗。

設置與控制編程可以利用3位SPI兼容型串行接口來完成。

AD6655采用64引腳LFCSP封裝，額定溫度范圍為?40°C至+85°C工業溫度范圍。

產品聚焦

1. 集成雙通道、14位、150 MSPS ADC。
2. 集成寬帶抽取濾波器和32位復信號NCO。
3. 快速超量程檢測和帶串行輸出的信號監控器。
4. 取得專利的差分輸入在最高450 MHz的輸入頻率下仍保持出色的信噪比(SNR)性能。
5. 靈活的輸出模式，包括獨立CMOS、交錯式CMOS、IQ模式CMOS和交錯式LVDS。
6. SYNC輸入可以使多個器件同步。
7. 3位SPI端口用于寄存器編程和寄存器回讀。

應用

• 通信
• 分集無線電系統
• 多模式數字接收器(3G)
  • TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE
• I/Q解調系統
• 智能天線系統
• 通用軟件無線電
• 寬帶數據應用

特性

• 信噪比(SNR)：74.5 dBc（75.5 dBFS、32.7 MHz帶寬、70 MHz、150 MSPS時）
• 無雜散動態范圍(SFDR)：80 dBc（至70 MHz、150 MSPS）
• 1.8 V模擬電源供電
• 1.8 V至3.3 V CMOS輸出電源或1.8 V LVDS輸出電源
• 1至8整數輸入時鐘分頻器
• 集成雙通道ADC
  • 采樣速率高達150 MSPS
  • 中頻采樣頻率達450 MHz
  • ADC內部基準電壓源
  • 集成ADC采樣保持輸入
  • 靈活的模擬輸入范圍：1 V p-p至2 V p-p
  • ADC時鐘占空比穩定器
  • 95 dB通道隔離/串擾
• 集成寬帶數字下變頻器(DDC)
  • 32位復數數控振蕩器(NCO)
  • 抽取半帶濾波器與FIR濾波器
  • 支持實數和復數輸出模式
• 快速啟動/閾值檢測位
• 復合信號監控
• 節能的節電模式

框圖

時序圖

引腳配置描述

工作原理

AD6655有兩個模擬輸入通道、兩個抽取通道和兩個數字輸出通道。中頻（IF）輸入信號在呈現于輸出端口之前，會經過多個濾波、抽取階段。

ADC架構

AD6655架構由前端采樣保持放大器（SHA）組成，其后連接流水線開關電容ADC。每個階段的量化輸出先進行合并，再得到最終的14位數字校正邏輯結果。

流水線架構使第一級能夠基于新的輸入樣本運行，并讓其余各級對前一個樣本進行處理，在時鐘上升沿進行采樣。

流水線的每一級（最后一級除外）均由一個低分辨率閃存ADC、一個數模轉換器（DAC）以及一個積分誤差放大器（MDAC）組成。MDAC對DAC輸出與下一級流水線中閃存輸入的差值進行放大。每一級中都有一位冗余，用于校正閃存誤差。最后一級僅由一個閃存ADC組成。

每個通道的輸入級包含一個差分SHA，可實現交流耦合或單端模式。輸出數據鎖存模塊會阻塞數據、校正誤差，并將數據輸出到外部緩沖器。輸出緩沖器由獨立電源供電，在掉電期間，輸出緩沖器進入高阻態。

模擬輸入注意事項

AD6655的模擬輸入采用差分開關電容SHA，針對差分輸入信號處理進行了優化。

時鐘信號交替切換SHA，使其在采樣模式和保持模式間轉換（見圖46）。處于采樣模式時，信號源必須能夠在半個時鐘周期內完成對采樣電容的充電以及設置。

每個輸入端串聯一個小電阻，有助于降低驅動源輸出級所需的峰值瞬態電流。可在輸入端之間并聯一個旁路電容，為動態充電電流提供通路。這種無源網絡會在ADC輸入端形成一個低通濾波器，因此，具體數值取決于應用場景。

在中頻欠采樣應用中，應減少旁路電容。結合驅動源阻抗，旁路電容會限制輸入帶寬。

為實現最佳動態性能，需匹配驅動VIN+和VIN - 引腳的源阻抗。通過減少ADC的共模設置誤差，這些誤差可被對稱抵消。

內部差分基準緩沖器會產生正電壓和負電壓，用于定義ADC內核的輸入范圍。基準緩沖器的輸出共模電壓設置為VCMBUF（約1.6 V）。

輸入共模

AD6655的模擬輸入內部無直流偏置。在交流耦合應用中，用戶必須從外部提供此偏置。將器件設置為VCM = 0.55 × AVDD可實現最佳性能，但該器件在更寬的范圍內也能正常工作（見圖45）。