概述
AD6674是一款385 MHz帶寬混合信號中頻(IF)接收器。內置雙通道、14位1.0 GSPS/750 MSPS/500 MSPS模數轉換器(ADC)和各種數字信號算法模塊，包括四個寬帶DDC、一個NSR和VDR監控。它具有片內緩沖器和采樣保持電路，專門針對低功耗、小尺寸和易用性而設計。該產品設計支持通信應用，能夠實現高達2 GHz的寬帶寬模擬信號采樣。AD6674針對寬輸入帶寬、高采樣速率、出色的線性度和小封裝低功耗而優化。

這款雙通道ADC內核采用多級、差分流水線架構，并集成了輸出糾錯邏輯。每個ADC均具有寬帶寬輸入，支持用戶可選的各種輸入范圍。集成基準電壓源可簡化設計考量。
數據表：*附件：AD6674 385MHz BW IF分集接收機技術手冊.pdf

應用

• 分集多頻段、多模數字接收器 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE、LTE-A
• DOCSIS 3.0 CMTS上游接收路徑
• HFC 數字反向路徑接收機

特性

• JESD204B（子類1）編碼串行數字輸出
• 帶內SFDR = 83 dBFS (340 MHz時，750 MSPS)
• 帶內SNR = 66.7 dBFS (340 MHz時，750 MSPS)
• 750 MSPS 時每通道總功耗：1.4 W（默認設置）
• 噪聲密度 = -153 dBFS/Hz (750 MSPS)
• 1.25 V、2.5 V和3.3 V 直流電源供電
• 靈活的輸入范圍
  • AD6674-750和AD6674-1000
    1.46 V p-p至1.94 V p-p（標稱值1.70 V p-p）
  • AD6674-500
    1.46 V p-p至2.06 V p-p（標稱值2.06 V p-p）
• 95 dB通道隔離/串擾
• 幅度檢測位支持實現高效自動增益控制(AGC)
• 噪聲整形再量化器(NSR)選項支持主接收機功能
• 可變動態范圍(VDR)選項支持數字預失真(DPD)功能
• 每通道集成 2 個寬帶數字處理器
  • 12 位數控振蕩器(NCO)，最多級聯 4 個半帶濾波器
• 差分時鐘輸入
• 整數時鐘分頻值：1、2、4或8
• 節能的關斷模式
• 靈活的 JESD204B 通道配置
• 小信號擾動

框圖

時序圖

引腳配置描述

典型性能特征

等效電路

工作原理

AD6674有兩個模擬輸入通道和兩個JESD204B輸出通道。AD6674旨在對高達2 GHz的寬帶寬模擬信號進行采樣。其優化設計用于實現寬帶寬、高采樣速率、出色的線性度以及小封裝低功耗。

雙ADC內核采用差分流水線架構，集成輸出誤差校正邏輯。每個ADC具有寬帶寬輸入，支持多種用戶可選輸入范圍。集成的電壓基準簡化了設計考量。

AD6674具備多項功能，可簡化通信接收器中的自動增益控制（AGC）功能?？?a target="_blank">編程閾值檢測器能夠監測ADC數據輸出流的功率。當檢測到的功率超過可編程閾值（通過寄存器0x24B設置）時，快速檢測指示燈將變高。由于該閾值指示燈具有低延遲特性，用戶可以快速降低系統增益，以避免ADC輸入出現過載情況。

超速率1模式下的JESD204B高速串行輸出數據速率可配置為單通道（L = 1）和雙通道（L = 2），具體取決于采樣速率和抽取率。通過SYSREF?和SYNCIN?輸入引腳支持多路復用和設備間同步。

ADC架構

該架構采用輸入緩沖偽差分ADC。輸入緩沖器旨在提供一個與模擬輸入信號相匹配的終端阻抗。這種終端連接可以通過使用SPDT來切換驅動/放大器的電源實現。圖43展示了輸入緩沖器的設置。為實現高線性度、低噪聲和低功耗，對終端進行了優化。輸入緩沖器具有高輸入阻抗（可降低驅動源的負載），并從ADC的最終量化級獲取反饋。反饋路徑中的延遲有助于偽差分電路在采樣瞬間像連續時間運算放大器一樣工作。在時鐘上升沿進行采樣。

模擬輸入注意事項

AD6674的模擬輸入為差分信號。內部共模電壓為2.05 V。時鐘信號交替切換輸入電路，在采樣模式和保持模式之間切換。當輸入電路切換到采樣模式時，它會在半個時鐘周期內對輸入電容器進行采樣和設置。采樣保持電路中的每個電容器都有一個低阻抗驅動源。此外，可在輸入的每個部分放置低Q值電感或鐵氧體磁珠，以降低模擬輸入的高差分電容，從而實現寬輸入帶寬。使用低Q值電感或鐵氧體磁珠會在驅動源與轉換器輸入端之間引入寄生極點。寄生極點會產生一個單端等效電容，使輸入與無源網絡分離。這種未端接的低通濾波器會限制輸入帶寬，從而影響性能。有關詳細信息，請參考《AN - 742：應用筆記，電壓反饋運算放大器》，編號為AN - 742，出版于2005年4月，可在analog.com網站獲取。一般來說，進行精密設計時，需使源阻抗匹配戴維南等效值，該等效值是通過對模擬輸入的公共模式設置進行建模得出的。內部基準緩沖器會產生差分基準，從而確定ADC內核的比例。

通過設置ADC的最大差分配置，可實現最高SNR性能。在共模電壓為1.9 V的情況下，AD6674 - 1000的滿量程峰值 - 峰值范圍為1.46 V p - p至2.06 V p - p，而AD6674 - 500的默認值為1.70 V p - p，額定值為2.06 V p - p。

不同輸入配置

有多種方法可優化AD6674的性能，包括有源和無源方式。然而，最佳性能是通過有源方式實現的。

對于需要SNR和SFDR的應用，建議使用變壓器耦合和共模輸入配置（見圖74和表9），因為這種配置可實現最佳性能，且不會影響AD6674的真實性能。

為了對混疊頻率進行鏡像處理，建議使用雙巴倫（見圖75和表9）。對于接近或高于AD6674奈奎斯特頻率的頻率，建議使用雙巴倫，以去除前端無源元件，確保寬帶寬工作（見圖74和表9）。