概述
AD9518-0提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且片內集成PLL和VCO。片內VCO的調諧頻率范圍為2.55 GHz至2.95 GHz。也可以使用最高2.4 GHz的外部VCO/VCXO。
數據表：*附件：AD9518-0 6路輸出時鐘發生器，集成2.8GHz VCO技術手冊.pdf

AD9518-0強調低抖動和相位噪聲以實現數據轉換器的優質性能，同時能夠滿足其他應用所需的嚴格相位噪聲和抖動要求。

AD9518-0具有六路LVPECL輸出（分為三組）。LVPECL輸出的工作頻率可達1.6 GHz。

對于需要額外輸出、晶體參考輸入、零延遲或EEPROM以便在啟動時自動配置的應用，可使用[AD9520]和[AD9522]。

此外，[AD9516]和[AD9517]類似于[AD9518]，但具有不同的輸出組合。

每對輸出均有分頻器，其分頻比和粗調延遲（或相位）均可以設置。LVPECL輸出的分頻范圍為1至32。

AD9518-0提供48引腳LFCSP封裝，可以采用3.3 V單電源供電。將電荷泵電源(VCP)與5V電壓相連時，可以使用外部VCO，它需要更寬的電壓范圍。獨立的LVPECL電源可以為2.5 V至3.3 V（標稱值）。

AD9518-0的額定工作溫度范圍為–40°C至+85°C工業溫度范圍。

應用

• 低抖動、低相位噪聲時鐘分配
• 10/40/100 Gb/s網絡線路卡，包括SONET、同步以太網、OTU2/3/4
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發器
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 低相位噪聲鎖相環(PLL)
  • 片內VCO的調諧頻率范圍為2.55 GHz至2.95 GHz
  • 可選外部VCO/VCXO，最高達2.4 GHz
  • 1路差分或2路單端參考輸入
  • 參考監控功能
  • 自動恢復和手動基準電壓源切換/保持模式
  • 支持最高250 MHz的LVPECL、LVDS或CMOS基準
  • 可編程PFD路徑延遲
  • 可選數字或模擬鎖定檢測
• 3對1.6 GHz LVPECL輸出
  • 每對輸出共用1至32分頻器和粗調相位延遲
  • 加性輸出抖動：225 fs均方根值
  • 通道間偏斜成對輸出小于10 ps
• 上電時所有輸出自動同步
• 提供手動輸出同步
• 采用48引腳LFCSP封裝

框圖

時序圖

引腳配置描述

典型性能特征

操作理論

工作配置

AD9518 有多種配置方式。這些配置必須通過加載控制寄存器（見表 42 和表 43 至表 49）來設置，每個部分或功能必須通過在相應控制寄存器中設置合適的位來單獨編程。

高頻時鐘分配——CLK 或外部 VCO > 1600 MHz

AD9518 上電默認配置下，PLL 處于斷電狀態（PLL 關閉），并且路由分配設置為 CLK/CLK 輸入連接到通道分頻器的分配輸出，通過通道分頻器可將輸入信號分頻至 2.4 GHz（見通道 3）。可以應用于通道分頻器的最大頻率為 1600 MHz，因此，在使用通道分頻器進行較低頻率輸入之前，必須先對更高頻率的輸入進行降頻處理，但在使用通道分頻器之前，最小分頻比為 2。

當 PLL 啟用時，這種路由方式還允許使用外部 VCO 或 VCXO 的 PLL，其頻率小于 2400 MHz。在此配置中，內部 VCO 未使用且處于斷電狀態。外部 VCO/VCXO 直接接入預分頻器。

表 20 中顯示的寄存器設置是這些寄存器在上電時或復位后的默認值。在電源啟動或復位后，也可以有意將這些寄存器設置為這些值。

在對相應的寄存器值進行編程后，必須將寄存器 0x232 設置為 0x01 才能使這些值生效。

表 20. 部分 PLL 寄存器的默認設置

當使用帶有外部 VCO 的內部 PLL 時，必須啟用 PLL。

表 21. 使用外部 VCO 時的設置

外部 VCO 需要一個必須連接在 CP 和 VCO 調諧引腳之間的外部環路濾波器。該環路濾波器決定了 PLL 的環路帶寬和穩定性。確保為正在使用的 VCO 選擇合適的 PFD 極性。

表 22. 設置 PFD 極性