概述

AD9518-2提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且集成片內PLL和VCO。片內VCO的調諧頻率范圍為2.05 GHz至2.33 GHz。也可以使用最高2.4 GHz的外部VCO/VCXO。
數據表：*附件：AD9518-2 6路輸出時鐘發生器，集成2.2GHz VCO技術手冊.pdf

AD9518-2強調低抖動和相位噪聲以實現數據轉換器的優質性能，同時能夠滿足其他應用所需的嚴格相位噪聲和抖動要求。

AD9518-2具有六個LVPECL輸出（三對）。LVPECL輸出的工作頻率可達1.6 GHz。

對于需要額外輸出、晶體參考輸入、零延遲或EEPROM的應用以便在啟動時自動配置，提供[AD9520]和[AD9522]。

此外，[AD9516]和[AD9517]類似于AD9518，但具有不同的輸出組合。

每對輸出均有分頻器，其分頻比和粗調延遲（或相位）均可以設置。LVPECL輸出的分頻范圍為1至32。

AD9518-2提供48引腳LFCSP封裝，可以采用3.3 V單電源供電。將電荷泵電源(VCP)與5V電壓相連時，可以使用外部VCO，它需要更寬的電壓范圍。獨立的LVPECL電源可以為2.5 V至3.3 V（標稱值）。

AD9518-2的額定工作溫度范圍為–40°C至+85°C工業溫度范圍。

應用

• 低抖動、低相位噪聲時鐘分配
• 10/40/100 Gb/s網絡線路卡，包括SONET、同步以太網、OTU2/3/4
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發器
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 低相位噪聲鎖相環(PLL)
  • 片內VCO的調諧頻率范圍為2.05 GHz至2.33 GHz
  • 可選外部VCO/VCXO，最高達2.4 GHz
  • 1路差分或2路單端參考輸入
  • 參考監控功能
  • 自動恢復和手動基準電壓源切換/保持模式
  • 支持最高250 MHz的LVPECL、LVDS或CMOS基準
  • 可編程PFD路徑延遲
  • 可選數字或模擬鎖定檢測
• 3對1.6 GHz LVPECL輸出
  • 每對輸出共用1至32分頻器和粗調相位延遲
  • 加性輸出抖動：225 fs均方根值
  • 通道間偏斜成對輸出小于10 ps
• 上電時所有輸出自動同步
• 提供手動輸出同步
• 采用48引腳LFCSP封裝

框圖

時序圖

引腳配置描述

典型性能特征

工作原理

工作配置

AD9518 可通過多種方式進行配置。這些配置需通過加載控制寄存器來設置（詳見表 42 至表 49 ）。每個部分或功能都必須通過在相應的控制寄存器中設置合適的位來單獨編程。

高頻時鐘分配——CLK 或外部 VCO > 1600 MHz

AD9518 的上電默認配置為 PLL 斷電，且輸入路由設置為 CLK/CLK 輸入通過 VCO 分頻器（二分頻/三分頻/四分頻/五分頻/六分頻）連接到分配部分。這是一種僅用于分配的模式，可使外部輸入分頻至 2.4 GHz（見表 3）。通道分頻器可處理的最大頻率為 1600 MHz，因此，高于此頻率的輸入在進入通道分頻器之前必須先進行降頻。這種輸入路由方式也適用于較低頻率的輸入，但在使用通道分頻器之前，最小分頻比為 2 。

當啟用 PLL 時，這種路由方式還允許使用頻率低于 2400 MHz 的外部 VCO 或 VCXO 來搭配 PLL。在此配置中，內部 VCO 不被使用且處于斷電狀態。外部 VCO/VCXO 直接接入預分頻器。

表 20 中所示的寄存器設置是這些寄存器在上電或復位操作后的默認值。如果在電源啟動或復位后，寄存器內容因先前的編程而發生改變，也可有意將這些寄存器設置為這些默認值。

在對相應的寄存器值進行編程后，必須將寄存器 0x232 設置為 0x01，這些值才能生效。

表 20. 部分 PLL 寄存器的默認設置

使用帶外部 VCO 的內部 PLL 時，必須啟用 PLL。

表 21. 使用外部 VCO 時的設置

外部 VCO 需要一個外部環路濾波器，該濾波器必須連接在 CP 和 VCO 的調諧引腳之間。此環路濾波器決定了 PLL 的環路帶寬和穩定性。務必為所用的 VCO 選擇合適的 PFD 極性。

表 22. 設置 PFD 極性

內部VCO和時鐘分配

使用內部VCO和PLL時，必須采用VCO分頻器，以確保提供給通道分頻器的頻率不超過其規定的最大頻率1600 MHz（見表3）。內部PLL使用外部環路濾波器來設置環路帶寬。該外部環路濾波器對環路穩定性至關重要。

使用內部VCO時，必須校準VCO（寄存器0x018[0] ），以確保實現最佳性能。

有關內部VCO和時鐘分配應用的寄存器設置，請參見表23。